Verilog HDL表达式--操作符相等操作符下表给出了相等关系操作符列表a===ba！==ba==ba!=ba等于b，包含x和za不等于b，包含x和za等于b，结果可能未知（比较不包括x和z）a不等于b，结果可能未知（比较不包括x和z）Verilog HDL表达式--操作符相等关系操作符有下面特点：
?相等操作符有相同的优先级。
?如果相等操作中存在无符号数，当操作数长度不同时，长度较短的操作数将0扩展到宽度较大的操作数的范围。
?如果相等操作中都是有符号数，当操作数长度不同时，长度较短的操作数将符号扩展到宽度较大的操作数的范围。
Verilog HDL表达式--操作符?如果操作数中间有实数，则将所有操作数都转换为实数。然后进行相等运算。
?如果比较结果为假，则结果为0；否则结果为1。
?在===和!===比较中，值x和z严格按位比较。也就是说，不进行解释，并且结果一定可知。这个比较可用于case语句描述中。
?在==和!=比较中，值x和z具有通常的意义，且结果可以不为x。也就是说，在逻辑比较中，如果两个操作数之一包含x或z，结果为未知的值（x）。这个用于逻辑比较中。
Verilog HDL表达式--操作符相等关系操作符Verilog?HDL描述的例子
Data= 'b11x0;Addr= 'b11x0;
那么：Data==Addr不定，也就是说值为x；但Data===Addr比较结果为真，也就是说值为1。
?如果操作数的长度不相等，长度较小的操作数在左侧添0补位，例如：2'b10 = = 4'b0010，与后面的表达式相同：4'b0010 = = 4'b0010，结果为真（1）。
Verilog HDL表达式--操作符逻辑操作符
?符号&&（逻辑与）和符号||（逻辑或）用于逻辑的连接。?逻辑比较的结果为1（真）或者0（假）。当结果模糊的时候，为x。&&（逻辑与）的优先级大于||（逻辑或）。逻辑操作的优先级低于关系操作和相等操作。?符号！（逻辑非）是一元操作符。
?这些操作符在逻辑值0/1上操作。逻辑操作的结构为0或1
第5章-Verilog HDL语法规范（第6讲）-5.6 - 图文
