Verilog HDL表达式--操作符==逻辑相等!=逻辑不相等===条件(case)相等!==条件(case)不相等~按位取反&按位与|按位或^按位异或^~或者~^按位异或非&规约与~&规约与非|规约或~|规约或非^规约异或^~或者~^规约异或非<<逻辑左移>>逻辑右移<<<算术左移>>>算术右移?:条件Verilog HDL表达式--操作符实数支持的操作符一元‘+’和一元‘-’+ -* / **> >= < <=! && ||== !=?:一元操作符算术运算符关系操作符逻辑逻辑相等条件Verilog HDL表达式--操作符操作符的优先级
下表给出了所有操作符的优先级。同一行内的操作符具有相同的优先级。表中优先级从高向低进行排列。
?除条件操作符从右向左关联外，其余所有操作符自左向右关联。?当表达式中有不同优先级的操作符时，先执行高优先级的操作符。
?圆扩号能够用于改变优先级的顺序。
Verilog HDL表达式--操作符+ -! ~ & ~& | ~| ^ ~^ ^~ (一元)*** / %+ -(二元)<< >> <<< >>>< <= > >=== != === !==&（二元）最高优先级Verilog HDL表达式--操作符^ ^~ ~^（二元）|（二元）&&||?:（条件操作符）{} {{}}最低优先级
第5章-Verilog HDL语法规范（第6讲）-5.6 - 图文
VerilogHDL表达式--操作符==逻辑相等!=逻辑不相等===条件(case)相等!==条件(case)不相等~按位取反&按位与|按位或^按位异或^~或者~^按位异或非&规约与~&规约与非|规约或~|规约或非^规约异或^~或者~^规约异或非<>逻辑右移<<>>算术右移?:条件VerilogHDL表达式--操作符实数支持的操作符一元‘+’和一元‘-’+-*
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