⑥gm1?Av(0)(gds2?gds4)(gds6?gds7)2KP'W6I6 ,gm6?gm6L6V?VW1W2gm12 ??,Av(0)?ohol L1L2KNI5Vinmin
⑦C1?Cgd2?Cgd4?Cgs6?Cbd2?Cbd4
AD2?W2(L1?L2?L3)PD2?2(W2?L1?L2?L3)AD4?W4(L1?L2?L3)PD4?2(W4?L1?L2?L3)计算出C1，如果计算出的C1大于在第三步中假设的C1，则必须加大C1且重复3~6的步骤，直道计算出来的C1小于假设的C1为止。
⑧VDS5SAT?Vicm?VGS1?Vss,1
?W52I5W1V?，如果小于100mV则增大 DS5SAT2L5K'N(VDS5SAT)L1233．复合比较器（前置线性放大级＋锁存再生级）设计 在参考材料中的复合比较器的电路拓扑结构如下图所示： VddMBPMOS4VbiasM11PMOS4ΦM1PMOS4in+M2PMOS4in-M9PMOS4M10PMOS4M5NMOS4ΦM6NMOS4out+out-M3NMOS4M4NMOS4M7NMOS4M8NMOS4Vss前置线性放大级锁存再生级 为了设计计算电路的参数，必须首先要分析电路的特性，以下部分析该电路的主要特性： 上图复合比较器是钟控动态比较器，电路结构上由两级组成：前级是前置线性放大器，后级TitleSizeA4Date:File:123复合比较器电路拓扑结构Number30-Jun-2006SC:\\Documents and Settings\\wangqq\\桌面\\TEMDD是再生锁存器。前置线性放大器由MB、M1、M2、M3和M4构成，再生锁存器M7、M8、M9和M10构成，而其他的M5、M6和M11是动态时钟控制开关管。为了保证最小的传输时延，它的设计思想在于：强调前级的大带宽和后级的高摆率，前级按负指数响应把输入信号放大到一定的值Vx，接着锁存器按照正指数响应把这信号Vx进一步放大，这样可以使整体的传输延迟tp?t1?t2最小化。可以用如图阶跃响应所示： voutCVohVxVol3t4t1t2 前置放大器和锁存器的阶跃响应B(1)所存器级传输时延的设计计算 锁存器级的核心电路结构如下图所示： DM9PMOS4M10PMOS4vo11C2vo2AM7NMOS4M8NMOS412B3锁存再生级 它的小信号等效电路如下图所示： 1C12+vo2(gm8+gm10)vo1(gm7+gm9)vo2+vo1R2C2+vo2BR1vo1'/s--vo2'/s-锁存再生级小信号等效电路 R1：节点1对地电阻； R2：节点2对地电阻； C1：节点1对地电容； C2：节点2对地电容； Vo1’/s：是vo1Title的初值，且为阶跃信号； Vo2’/s：是vo2的初值，且为阶跃信号； 由小信号等效电路可以得到节点方程组如下： SizeNumberA4(gm7?gm9)Vo2?GV1o1?sC1(Vo1?ARevision3Vo1')?(gm7?gm9)Vo2?GV1o1?sC1Vo1?C1Vo1'?0sDate:30-Jun-2006Sheet of V'File:桌面\\TEMP_WQQ\\soc_course_desgin_homework\\protel_doc\\soDrawn By:(gm8?gm10)Vo1?G2Vo2?C:\\Documents and Settings\\wangqq\\sC2(Vo2?o2)?(gm8?gm10)Vo1?G2Vo2?sC2Vo2?C2Vo2'?0 s4? (g?gm9)R1(g?gm9)R1R1C1?1Vo1'?m7Vo2?Vo1'?m7Vo2
sR1C1?1sR1C1?1s?1?1s?1?1(g?gm10)R2(g?gm10)R2R2C2?2Vo2'?m8Vo1?Vo2'?m8Vo1
sR2C2?1sR2C2?1s?2?1s?2?1Vo1?Vo2?其中：?1?R1C1,?2?R2C2
假设MOS管采用对称设计使他们的跨导相等，令：gm?gm7?gm9?gm8?gm10，
R?R1?R2,C?C1?C2,???1??2，?Vo?Vo2?Vo1,?Vi?Vo2'?Vo1'，则可以解得：
??Vi?Vo???Vis??(1?2gmR)?1?2gmR?'?V??，其中：?'?
s?s?'?11?2gRm?11?2gmR求上式的拉普拉斯逆变换的时域响应为：
?vo(t)??Vi'e?t/?'??Vie?t(1?2gmR)/??e2gmRt/??Vi?et/?L?Vi，即：
?vo(t)?et/?L?Vi
其中：?L??2gmR?0.67WLCox22k'(W/L)I?0.34CoxWL3 2K'It/?L要求锁存器级的传输时延，可以令：?vo(t)?e?Vi?(Voh?Vol)/2,解得传输时延为：
tp??Lln(1Voh?Vol)，显然要改善传输时延应该从?L和?Vi两方面着手解决。特别是选择2?Vi342足够大的?Vi可以使传输时延明显地减小。 (2)前置线性放大级传输时延的设计计算 前置线性放大级核心电路结构如下图所示： MBPMOS4VbiasM1PMOS4in+M2PMOS4in-M3NMOS4ΦM4NMOS4M7NMOS4M8NMOS4Vss前置线性放大级 为分析前置级电路，先假设M7和M8管不起作用，则这电路变成了简单CMOS OTA电路，它的性能在前面已经分析过了，不过要注意这里的M3 和M4 管应该是处于线性区而不是饱和区，因为时钟信号点位接近Vdd，具体结果可以参考前面的分析；但是，M7和M8 实际上是可能流过电流，那么这个电路就变得复杂，有待于进一步的分析，不过分析的主体思想为：考察MOS晶体管的工作状态；画出电路的小信号等效电路；由基尔霍夫定理电路方Title程组求解。 SizeNumberA4Revision1四．实际设计比较器HSPICE模拟 2Date:File:330-Jun-2006Sheet of C:\\Documents and Settings\\wangqq\\桌面\\TEMP_WQQ\\soc_course_desgin_homeworkDrawn By:4以上设计计算的电路参数，只是个估算值，一般都要调整，这时我们可以利用HSPICE
来模拟，一方面，可以检验电路的功能是否正确，另一方面，由模拟的结果反过来调整电路的参数。直到得到满意的性能指标为止。
2
1．实际采用的两级开环比较器的电路原理图及相关说明（附带文件：） 34vddPM1\vddPM2\vdd5PM3\vddibiasPM4\in1ibiasPM5\in2out2vddvssVSSNM1\VSSVSSNM2NM3vss\\两级开环比较器的电路原理图 2．HSPICE的网表文件（附带文件：com_hspice_netlist.sp） 根据1中比较器电路拓扑结构可以编写以下的网表文件如下： ************************comparator************************* *************************netlist*************************** mp1 ibias ibias vdd vdd pmos l=2.5u w=25u mp2 1 ibias vdd vdd pmos l=2.5u w=25u mp3 out2 ibias vdd vdd pmos l=2.5u w=25u mp4 2 in1 1 1 pmos l=2.5u w=12.5u mp5 out1 in2 1 1 pmos l=2.5u w=12.5u mn1 2 2 gnd gnd nmos l=2.5u w=40u mn2 out1 2 gnd gnd nmos l=2.5u w=40u mn3 out2 out1 gnd gnd nmos l=2.5u w=80u *************************end_netlist*********************** ******************library********************************** .include \******************end_library****************************** 2TitleSizeBDate:File:5Numbe29-Jun-2C:\\Docu
VDD vdd gnd DC 5 IB ibias gnd DC 30u
34
两级开环比较器的设计
