第2章 单元电路设计
2.1 抢答器按键保持与封锁电路 2.1.1 74LS74D触发器
74ls74双上升沿D触发器（有预置、清除端），1CP、2CP 时钟输入端，1D、＿ ＿ 2D 数据输入端，1Q、2Q、1Q 、2Q 输出端，CLR1、CLR2 直接复位端（低电平有效） ，PR1、PR2 直接置位端（低电平有效）。
负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号[1]。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。
工作原理:
SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=0且RD=1时,不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时，触发器的状态为0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下:
(1)CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。
(2)当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5=D，Q4=Q6=D。由基本RS触发器的逻辑功能可知，Q=D。
(3)触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更
强的抗干扰能力和更高的工作速度。
74LS74逻辑图如图2.1所示：
图2.1 74LS74逻辑图
74LS74功能表如表2.1所示：
表2.1 74LS74功能表
输 入 PR CLR CLK D Q 输 出 0 1 0 1 1 1 1 0 0 1 1 1 × × × ↑ ↑ 0 × × × 1 0 × 1 0 H* 1 0 Q0 0 1 H* 0 1 0 按键保持与封锁电路图如图2.2所示：
图2.2 按键保持与封锁电路图
该电路可以完成两个功能：一是能够分辨出选手按键的先后顺序，并且能够锁存优先抢答选手的号码，同时译码显示电路显示编号；二是后面的选手按键操作将无效。
工作过程：开关J6开启时，则输入为高电位“1”，经过四个或非门后变成低电位“0”。则四个D触发器的异步复位端将触发器置“0”，抢答电路处于系统清零状态；当J6闭合时，抢答电路处于工作状态。当抢答开始，若J1先按键，则Q1端输出高电位“1”通过或非门变成低电位“0”，将其他D触发器置0，则抢答信号输出为“1110”（J4J3J2J1），然后通过输出选手号码显示电路显示对应号码。
2.2 选手号码显示电路 2.2.1 74LS148优先编码器
74LS148 为 8 线－3 线优先编码器，共有54/74148和54/74LS148两种线路结构型式，将8条数据线（0－7）进行3线(4-2-1)二进制（八进制）优先编码，即对最高位数据线进行译码。利用选通端（EI）和输出选通端（EO）可进行八进制扩展。
管脚0－7 编码输入端(低电平有效)，EI 选通输入端(低电平有效)，A0、A1、A2 三位二进制编码输出信号即编码 输 出 端(低电平有效)，GS 片优先编码输出端即宽展端(低电平有效)，EO 选通输出端，即使能输出端。74LS148逻辑图如图2.3所示：
图2.3 74LS148逻辑图
在实际工作中，同时有多个输入被编码时，必须根据轻重缓急，规定好这些控制对象允许操作的先后次序，即优先识别。识别信号的优先级并进行编码的逻辑部件称为优先编码器。
编码器74LS148的作用是将输入I0～I78个状态分别编成二进制码输出，它的功能表见表2.2所示。它有8个输入端，3个二进制码输出端，输入使能端EI，输出使能端EO和优先编码工作状态标志GS。优先级分别从I7至I0递减[2]。
表2.2 74LS148功能表
输 入 E1 1 0 0 0 0 0 0 0 0 0 × 1 × × × × × × × 1 × 1 × × × × × × 0 2 × 1 × × × × × 0 1 3 × 1 × × × × 0 1 1 4 × 1 × × × 0 1 1 1 5 × 1 × × 0 1 1 1 1 6 × 1 × 0 1 1 1 1 1 7 × 1 0 1 1 1 1 1 1 1 A2 1 1 0 0 0 0 1 1 1 1 A1 1 1 0 0 1 1 0 0 1 1 输 出 A0 1 1 0 1 0 1 0 1 0 1 GS 1 1 0 0 0 0 0 0 0 0 E0 1 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 （其中：1为高电平，0为低电平，×不定）
2.2.2 74LS248七段译码器
74LS248 是由与非门、输入缓冲器和 7 个与或非门组成的 BCD-7 段译码器/驱动器。输出是高电平有效。7 个与非门和一个驱动器成对连接，以产生可用的BCD 数据及其补码至 7 个与或非译码门。 74ls248管脚及功能：
（1) A、B、C、D是BCD码的输入端。 （2) a,b,c,d,e,f,g是输出端。
（3) 试灯输入端/LT： 低电平有效。当/LT＝0时，数码管的七段应全亮，与输入的译码信号无关。因此，/LT=0可用来检查74LS248和显示器的好坏。
（4) 动态灭零输入端/RBI： 在LT=1的前提下，当/RBI=0且输入DCBA=0000时，译码器各段输出均为低电平，显示器各段全灭，而当输入数据为非零数码时，译码器和显示器正常译码和显示。利用此功能可以实现对无意义位的零进行消隐。
（5) 灭灯输入/动态灭零输出端/RBO： 这是一个特殊的端钮，有时用作输入，有时用作输出。当/RBO作为输入使用，且/RBO＝0时，数码管七段全灭，与译码输入无关。当/RBO作为输出使用时，受控于/LT和/RBI;当/LT＝1且/RBO＝0时，/RBO＝0；其它情况下/RBO＝1[3]。本端钮主要用于显示多位数字时，多个译码器之间的连接。本设计将/RBI、/LT、/RBO都置高电平。 74LS248引脚图如图2.4所示：
图2.4 74LS248引脚图
毕业设计-四路智力竞赛抢答器的设计
