Verilog HDL语言规范
Verilog HDL程序结构
描述复杂的硬件电路，设计人员总是将复杂的功能划分为简单的功能，模块是提供每个简单功能的基本结构。
1. 设计人员可以采取“自顶向下”的思路，将复杂的功能模块划分为低层次的模块。
2. 自顶向下的设计方式有利于系统级别层次划分和管理，并提高了效率、降低了成本。
Verilog HDL程序结构
使用Verilog描述硬件的基本设计单元是模块（module）。
?复杂电子电路的构建，主要是通过模块的相互连接调用来实现的。
?在Verilog中，将模块包含在关键字module、endmodule之内。?Verilog中的模块类似C语言中的函数，它能够提供输入、输出端口，通过例化调用其他模块。
?该模块可以被其它模块例化调用，模块中可以包括组合逻辑部分和时序逻辑部分。
Verilog HDL程序结构
一个模块通过它的端口（输入/输出端口）为更高层的设计模块提供必要的连通性，但是又隐藏了其内部的具体实现。
这样，在修改其模块的内部结构时不会对整个设计的其余部分造成影响。
Verilog HDL程序结构Module 模块名（端口列表）
端口定义
input 输入端口output 输出端口inout输入/输出端口数据类型说明wirereg
parameter逻辑功能定义assignalwaysfunctiontask……endmodule
第5章-Verilog HDL语法规范（第2讲）-5.2 - 图文
VerilogHDL语言规范VerilogHDL程序结构描述复杂的硬件电路，设计人员总是将复杂的功能划分为简单的功能，模块是提供每个简单功能的基本结构。1.设计人员可以采取“自顶向下”的思路，将复杂的功能模块划分为低层次的模块。2.自顶向下的设计方式有利于系统级别层次划分和管理，并提高了效率、降低了成本。Veril
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