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三位二进制加法计数器、序列信号发生器的设计、用集成芯片设计一个256进制加法计数器

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Y的卡诺图,如图3所示。

Q1

nn

n

Q0

X 0 0 X 0 Q2 00 01 11 10 0 0 1 0 1

图3 Y的卡诺图

nnn显然,根据图3可以得到 Y?Q2Q1Q0 (1.2)

d求状态方程

由图2所示状态图可直接画出如图4所示电路次态Q2可得到如图5所示各触发器的卡诺图。 Q1

nn

n

n+1

Q1Q0

n+1n+1

卡诺图。再分解开便

Q0

011 XXX 110 100 XXX Q2 00 01 11 10 101 000 111 0 1

图4 次态Q2

Q1

nn

n

n+1

Q1Q0

n+1n+1

卡诺图

Q0

0 1 X 1 1 X 1 Q2 00 01 11 10 0 0 1

(a) Q2

Q1

n

n

n+1

卡诺图

Q0

Qn2 00 01 11 10 0 1 X 0 X 1 0 1 0 1 (b) Qn+1

1卡诺图

Qn

Qn

1

0

Qn2 00 01 11 10 0 1 X 0 X 1 1 0 0 1 (c) Qn+1

0

卡诺图

图5 各触发器的卡诺图

显然,由图5所示各触发器的卡诺图便可很容易的得到

Qn?1Qnnnnn2?2Q1?Q2Q0?Qn1Q2 Qn?1?QnQnnnnn121?Q1Q0?Q0Q1 (1.3) Qn?1n0?Q0 (3)求驱动方程 触发器的特性方程为

Qn?1?JQn?KQn (1.4)化简后可得驱动方程

J0?1 K0?1

n J1?Q0nQ2 K1?Qn 0 (1.5)

nn J2?Q1n K2?Q0Q1

(4)Multisim仿真电路图

图6 仿真电路图 (5)检查电路能否自启动

将无效状态001、010代入式(1.2)(1.3)中进行计算,结果如下:

001 /0 010 0 011 (有效状态) 可见,所设计的时序电路能够自启动。

4.1.2减法计数器

(1)缺少状态001状态图如下图7所示

000 0 010 0 011 0 100 0 101 0 110 0 111

1 图7 状态图 排列Q2nQ1nQ0n 输出 /Y

(2)选择触发器,求时钟方程、输出方程、状态方程 ? 选择触发器

由于触发器功能齐全、使用灵活,在这里选用3个CP下降沿触发的边沿JK触发器。 ? 求时钟方程

采用同步方案,故取

CP0=CP1=CP2=CP (1.6)

CP是整个要设计的时序电路的输入时钟脉冲。

? 求输出方程

nn约束条件是001,其对应的最小项为Q2是约束项 Q1nQ0由图7所示状态图所规定的输出与现态之间的逻辑关系,可以直接画出输出信号Y的卡诺图,如图8所示。

Q1

nn

n

Q0

1 0 X 0 0 0 0 Q2 00 01 11 10 0 0 1 图8 Y卡诺图

nn由图可得 Y?Q2(1.7) Q1

(3)求状态方程

由图7所示状态图可直接画出如图9所示电路次态Q2开便可得到如图10所示各触发器的卡诺图。

Q1

nn

n

n+1

Q1Q0

n+1n+1

卡诺图。再分解

Q0

111 XXX 100 010 110 000 101 Q2 00 01 11 10 011 0

1

图9 次态Q2

n+1

Q1Q0

n+1n+1

卡诺图

Q1

n

n

Q0

0 1 0 1 0 1

由图10可以得到Qn2 00 01 11 10 1 X 0 0 0 1 1 1 Qn+1

2卡诺图

Qn

1

Qn

0

Qn2 00 01 11 10 1 X 1 0 1 0 1 0 Qn+1

1卡诺图

Qn

Qn

1

0

Qn2 00 01 11 10 1 X 0 0 1 0 1 1 Qn+1

0

卡诺图 图10 各触发器的卡诺图

三位二进制加法计数器、序列信号发生器的设计、用集成芯片设计一个256进制加法计数器

Y的卡诺图,如图3所示。
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