Vivado设计流程手册 Vivado设计流程指导手册——2013.4
Vivado设计分为Project Mode和Non-project Mode两种模式，一般简单设计中，我们常用的是Project Mode。在本手册中，我们将以一个简单的实验案例，一步一步的完成Vivado的整个设计流程。
一、新建工程
1、打开Vivado 2013.4开发工具，可通过桌面快捷方式或开始菜单中Xilinx Design Tools->Vivado 2013.4下的Vivado 2013.4打开软件，开启后，软件如下所示：
2、单击上述界面中Create New Project图标，弹出新建工程向导，点击Next。
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3、输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在指定存储路径下建立独立的文件夹。设置完成后，点击Next。
注意：工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成。
4、选择RTL Project一项，并勾选Do not specify sources at this time，勾选该选项是为了跳过在新建工程的过程中添加设计源文件。点击Next。
5、根据使用的FPGA开发平台，选择对应的FPGA目标器件。（在本手册中，以Xilinx官方开
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Vivado设计流程手册 发板KC705为例，Nexys4开发板请选择Artix-7 XC7A100TCSG324-2的器件，即Family和Subfamily均为Artix-7，封装形式（Package）为CSG324，速度等级（Speed grade）为-1，温度等级（Temp Grade）为C）。点击Next。
6、确认相关信息与设计所用的的FPGA器件信息是否一致，一致请点击Finish，不一致，请返回上一步修改。
7、得到如下的空白Vivado工程界面，完成空白工程新建。
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二、设计文件输入
1、如下图所示，点击Flow Navigator下的Project Manager->Add Sources或中间Sources中的对话框打开设计文件导入添加对话框。
2、选择第二项Add or Create Design Sources，用来添加或新建Verilog或VHDL源文件，点击Next。
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3、如果有现有的V/VHD文件，可以通过Add Files一项添加。在这里，我们要新建文件，所以选择Create File一项。
4、在Create Source File中输入File Name，点击OK。注：名称中不可出现中文和空格。
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Vivado 设计流程指导手册（含安装流程与仿真）
