基于FPGA的卷积神经网络加速器设计
随着计算机性能的不断发展,以及对机器学习领域的深入研究,卷积神经网络(convolutional neural network,CNN)成为了近年以来最为热门的机器学习算法之一。由于其复杂的网络结构和训练方法,卷积神经网络是极为耗费计算资源的一种算法。传统的卷积神经网络是基于通用中央处理器(central processing unit,CPU)执行计算的,这样的计算不但缓慢低效,而且难以满足实时性的计算要求。由于现场可编程门阵列(field-programmable gate array,FPGA)具有高度的并行性以及灵活性,能够更好的承担卷积神经网络的计算任务。本文基于FPGA硬件提出了对卷积神经网络计算的加速方法,使用该方法对ETL9B手写日本语数据库进行了识别验证,获得了99.7%的识别正确率,同时减少了约90%的时间消耗。首先,本文第一章简单介绍了卷积神经网络的基本概念以及应用背景。阐述了卷积神经网络算法的发展状况,尤其是基于硬件的卷积神经网络的现状及不足,提出了基于硬件卷积神经网络加速器设计方案。其次,在第二章中本文详细介绍了卷积神经网络的工作原理,包括图像卷积,池化采样,激活函数的计算以及反向传播的训练方法,文章还简要介绍了几种著名的卷积神经网络结构。再次,本文第三章详细阐述了基于坐标旋转数字计算方法(coordinate rotation digital computer,CORDIC)的激活函数计算原理,并且对传统的CORDIC算法进行了优化。提出了一种基于查找表和贪心策略相结合的综合旋转策略(unified rotation
strategy,URS),加快了传统CORDIC算法的迭代收敛过程。第四章,
详细分析了基于FPGA的卷积神经网络硬件加速器的设计,完成了CORDIC处理器的设计,卷积核的设计,池化采样模块的设计,以及控制模块的设计。最后,在第五章中给出了设计系统的仿真及测试结果,并且使用设计的系统对ETL9B手写日本语数据库进行了训练,验证了系统的可靠性。对比软件系统的训练结果,极大的缩减了训练时间,体现出FPGA在卷积神经网络训练中的优势。
基于FPGA的卷积神经网络加速器设计
