。
①内存采用更高速的技术手段，②采用双端口存储器，③采用多模交叉存储器
25 求证：[-y]补=-[y]补 (mod 2) 证明：因为[x-y]补=[x]补-[y]补=[x]补+[-y]补
n+1
又因为[x+y]补= [x]补+[y]补（mod 2 ） 所以[y]补=[x+y]补-[x]补 又[x-y]补=[x+(-y)]补=[x]补+[-y]补 所以[-y]补=[x-y]补-[x]补
n+1
[y]补+[-y]补= [x+y]补+[x-y]补-[x]补-[x]补=0 故[-y]补=-[y]补 (mod 2)
29 设由S，E，M三个域组成的一个32位二进制字所表示的非零规格化数x，真值表示为 x＝(-1)s×(1.M)×2E-127 问：它所能表示的规格化最大正数、最小正数、最大负数、最小负数是多少？
解：（１）最大正数 （２）最小正数
011 111 111 111 111 111 111 111 111 111 11 X = [1+(1-2
-23)n+1
]×2
127
（３）最小负数 １111 111 111 111 111 111 111 111 11 111 11 X== -[1+(1-2)]×2
30 画出单级中断处理过程流程图（含指令周期）。
-23127000 000 000 000 000 000 000 000 000 000 -12800 X=1.0×2 （４）最大负数 １00 000 000 000 000 000 000 000 000 000 00 X=-1.0×2
-128
35 写出下表寻址方式中操作数有效地址E的算法。 序号 寻址方式名称 有效地址E -可编辑修改-
说明 。 1 2 3 4 5 6 7 8 9 10 立即 寄存器 直接 寄存器间接 基址 基址＋偏移量 比例变址＋偏移量 基址＋变址＋偏移量 基址＋比例变址＋偏移量 相对 A Ri D (Ri) (B) (B) + D (I) *S+ D (B) + (I) +D (B)+(I)*S+D （PC）+D 操作数在指令中 操作数在某通用寄存器Ri中 D为偏移量 (Ri)为主存地址指示器 B为基址寄存器 I为变址寄存器，S比例因子 PC为程序计数器 40 为什么在计算机系统中引入DMA方式来交换数据？若使用总线周期挪用方式，DMA控制器占用总线进行数据交换期间，CPU处于何种状态？P253 、254
为了减轻cpu对I/O操作的控制，使得cpu的效率有了提高。
可能遇到两种情况：一种是此时CPU不需要访内，如CPU正在执行乘法命令；另一种情况是，I/O设备访内优先，因为I/O访内有时间要求，前一个I/O数据必须在下一个访内请求到来之前存取完毕。
41 何谓指令周期？CPU周期？时钟周期？它们之间是什么关系？
指令周期是执行一条指令所需要的时间，一般由若干个机器周期组成，是从取指令、分析指令到执行完所需的全部时间。 CPU周期又称机器周期，CPU访问一次内存所花的时间较长，因此用从内存读取一条指令字的最短时间来定义。一个指令周期常由若干CPU周期构成
时钟周期是由CPU时钟定义的定长时间间隔，是CPU工作的最小时间单位，也称节拍脉冲或T周期
47 比较cache与虚存的相同点和不同点。
相同点：（1）出发点相同；都是为了提高存储系统的性能价格比而构造的分层存储体系。（2）原理相同；都是利用了程序运行时的局部性原理把最近常用的信息块从相对慢速而大容量的存储器调入相对高速而小容量的存储器.
不同点：（1）侧重点不同；cache主要解决主存和CPU的速度差异问题；虚存主要是解决存储容量问题。（2）数据通路不同；CPU与cache、主存间有直接通路；而虚存需依赖辅存，它与CPU间无直接通路。（3）透明性不同；cache对系统程序员和应用程序员都透明；而虚存只对应用程序员透明。（4）未命名时的损失不同；主存未命中时系统的性能损失要远大于cache未命中时的损失。
48 设[N]补=anan-1…a1a0，其中an是符号位。
证明：
当N≥0，an=0, 真值N=[N]补= an-1…a1a0=
②当N＜0，an =1，[N]补=1 an-1…a1a0 依补码的定义, 真值 N= [N]补－2^(n+1)= anan-1…a1a0—2^(n+1)=
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。
综合以上结果有
-可编辑修改-
。
3 设x=-18，y=+26，数据用补码表示，用带求补器的阵列乘法器求出乘积x×y，并用十进制数乘法进行验证。 解：符号位单独考虑：X为正符号用二进制表示为 0 ，Y为负值符号用 1 表示。 【X】补 = 101110 【Y】补 = 011010 两者做乘法 1 0 0 1 0 x 1 1 0 1 0 ----------- 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0
---------------- 1 1 1 0 1 0 1 0 0 结果化为10进制就是468
符号位进行异或操作 0异或1得 1
所以二进制结果为 1 1 1 1 0 1 0 1 0 0 化为十进制就是 -468
十进制检验： -18 x26= -468
5 图1所示的系统中，A、B、C、D四个设备构成单级中断结构，它要求CPU在执行完当前指令时转向对中断请求进行服务。现假设：
① TDC为查询链中每个设备的延迟时间；
② TA、TB、TC、TD分别为设备A、B、C、D的服务程序所需的执行时间； ③ TS、TR分别为保存现场和恢复现场所需的时间；
④ 主存工作周期为TM；
⑤ 中断批准机构在确认一个新中断之前，先要让即将被中断的程序的一条指令执行完毕。
试问：在确保请求服务的四个设备都不会丢失信息的条件下，中断饱和的最小时间是多少？中断极限频率是多少？
解：假设主存工作周期为TM，执行一条指令的时间也设为TM 。则中断处理过程和各时间段如图B17.3所示。当三个设备同时发出中断请求时，依次处理设备A、B、C的时间如下：
tA = 2TM +3TDC + TS + TA + TR （下标分别为A,M,DC,S,A,R） tB = 2TM +2TDC + TS + TB+ TR (下标分别为B,M,DC,S,B,R） tC = 2TM + TDC + TS + TC + TR （下标分别为C,M,DC,S,C,R） 达到中断饱和的时间为： T = tA + tB + tC 中断极限频率为：f = 1 / T
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。
6 某计算机有图2所示的功能部件，其中M为主存，指令和数据均存放在其中，MDR为主存数据寄存器，MAR为主存地址寄存器，R0～R3为通用寄存器，IR为指令寄存器，PC为程序计数器（具有自动加1功能），C、D为暂存寄存器，ALU为算术逻辑单元，移位器可左移、右移、直通传送。
(1)将所有功能部件连接起来，组成完整的数据通路，并用单向或双向箭头表示信息传送方向。 (2)画出“ADD R1，（R2）”指令周期流程图。该指令的含义是将R1中的数与（R2）指示的主存单元中的数相加，相加的结果直通传送至R1中。
(3)若另外增加一个指令存贮器，修改数据通路，画出⑵的指令周期流程图。
解：（1）各功能部件联结成如图所示数据通路：
移位器 位aIR 移
PC
-ALU
+1 C
D
R0 R1 R2 R3 MDR M MAR
（2）此指令为RS型指令，一个操作数在R1中，另一个操作数在R2为地址的内存单元中，相加结果放在R1中。 送当前指令地址到MAR （PC）→ 取当前指令到
M→MDR→IR，（PC） IR，PC+1，为取下条 指令做好准备
译码 （R1）① 取R1操作数→ （R2）②R2中的内容是内存
M→ ③从内存取出数→D暂
（C）+（D）④暂存器C和D中的数相加后
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计算机组成原理(白中英)本科生试题库整理附答案
