导航抗干扰实现
基于FPGA+DSP的接口功能和抗干扰算法实现流程如图1所示。AD接口与AD转换芯片进行通信，接受将模拟信号转化过来的数字信号，然后经过数字下变频，低通滤波，抽取转换成基带信号。基带信号通过功分器将上支路信号送入数据样本缓存器RAM，交由DSP做算法求出权值W，下支路送入抗干扰滤波器与权值W进行加权求和。滤波器的输出Y经过内插，低通滤波，正交上变频以后将基带信号调制成中频数字信号，最后经过DA接口转换送到DA转换器转换成模拟信号
AD接口数字下变频抽取滤波二选一RAMDSP算法求权I路Q路加权求和 Y?WHXFIR内插滤波FIR内插滤波DA接口正交上变频更新W二选一RAMRAMFGPA 图 1
1、数字下变频
数字下变频(Digital Down Coversion，DDC)技术，它将采样率较低的信号送给后续的基带信号处理单元，包括正交混频、低通滤波和抽取器(二次采样) 。数字混频器利用经离散化的单频本振信号与采样后的I、Q两路信号在乘法器中相乘，把宽带频谱搬移至基带，再进行低通滤波、抽取，并由多相滤波器组选出相应的信道。由于信号的频谱呈双边带，混频时采用一对正交乘法器，滤波器采用一对FIR低通滤波器。抽取器对原数字信号中的样本进行抽取，降低采样率，以便满足后续模块中对数据流速率的要求，减轻其运算负担，其原理图如图2所示。
cos? cn DDCyI(n)低通滤波器 DI(n)f(n) yQ(n)NCO低通滤波器 DQ(n)基带信号处理 sin?cn图 2
数字下变频的主要功能是将数字化的中频信号变至基带，得到正交的I、Q数据流。数字下变频器有两个重要作用：其一是把中频信号变为零中频信号；其二是降低采样率。使采样率降低的变换称为抽取。要进行无失真的抽取，必须在抽取前将信号变换到零中频，再进行低通滤波来防止频率混叠，最后对数字信号进行抽取。将DDC这部分工作交给FPGA芯片完成是合适的，也是可行的，这样具 有较强的可行性。 2、权值更新程序设计
在本模块设计当中采用了乒乓操作来保证权值及时，无误的更新。通过“输入数据流选择单元\以及“输出数据流选择单元”相互密切配合来实现权值按节拍的切换，使得经过缓冲的数据流毫无停顿地传送给“数据流运算处理模块”来进行运算与处理。权值由DSP的数据线和地址线传送进来并通过权值缓冲模块进行缓存，权值缓冲模块由双端口RAM实现， “输入数据流选择单元”和“输出数据流选择单元”由RAM的使能信号和二选一选择器构成，自适应滤波的权值更新完后，送入运算模块作后续处理。权值更新模块框图如图3所示。
输 入数据流选 择单 元权值缓冲模块一输 出数据流选 择单 元数据流运算处理模块MUX二选一权值缓冲模块二MUX二选一 图 3
每次权值W读取完以后，状态机在最后一个状态产生一个高脉冲信号。表明此次加权动作结束并准备下一次的加权动作。同时权值更新完毕后，DSP使FLAG 信号抬高产生一个脉冲信号，表明此时新的权值已经存储完毕。权值更新模块根 据这两个信号再通过简单的逻辑运算实现乒乓结构的翻转动作。在下一次加权动作前，新的权值已经切换到位。 3、加权上变频部分
在本模块设计当中前面一部分为加权设计，后面一部分为内插后的数字上变频设计。其结构框图如图4所示。在加权设计当中，输入X，权值W，输出Y均为IQ两路信号。其中X为经过数字下变频，抽取以后的输入信号，
X??x11x21...xM1x21x22...xM2x1Nx2N...xMN?
TW为DSP更新的权值
W??w11w21...wM1w12w22...wM2w1Nw2N...wMN?
Tx1(n)w1(n)x2(n)w2(n)?y(n)xMN(n)图 4
w(n)MNDSP内计算出的权值是浮点型的，而加权求和是在FPGA内完成的且适合做定点运算。因此有必要把权值W转换成定点数的形式，而在转换的过程中发现36个权值基本上都是小数，若直接转换则会被转换成O，因此在浮点数转换成定点数之前先乘以一个系数，该系数的大小根据精度的要求自己定义，为了后续处理方便一般取2n,权值转换成定点数后计算Y?WHX。
抗干扰算法实现
