两种。
10.主存储器和CPU之间增加高速缓冲存储器的目的是解决__CPU和主存之间速度不匹配。 11.能被CPU直接访问的存储器是 内存储器。
12.在定点二进制运算器中， 减法运算一般通过 补码运算的二进制加法器（利用补码化为加法）来实现。
13.如指令中的地址码就是操作数的有效地址，那么这种寻址方式称为操作数的寻址方式。 14.PCI总线是64 位的。 15.循环冗余码简称为多项式 码。
16.寄存器间接寻址方式中，操作数处在内存中。 17.用浮点数来表示的优点是数值范围不受限制 与 表示格式不受限制 。 18.运算器的主要功能是进行算术运算 与 逻辑运算 运算。
19.目前计算机进行DMA传送时，CPU一般是要让出对系统总线的控制权，交给DMA
控制。
二、计算题（本大题共4小题，每小题6分，共2４分）
3. 现有一个64K×2位的存储器芯片，欲设计具有同样存储容量的芯片，应如何安排地址线和数据线引脚的数目，使两者之和最小。并说明有几种解答。
解：设地址线x根，数据线y根，则
2x·y=64K×2 若 y=1 x=17 y=2 x=16 y=4 x=15 y=8 x=14
因此，当数据线为1或2时，引脚之和为18
4.用补码运算方法求X+Y=？X-Y=? X=0.1001
Y=0.1100
解：X补=0.1001 Y补=0.1100 X+Y=X补+Y补=0.0101
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5.已知：X=0.1011,Y=－0.0101,求：［X］补，［Y］补，［X+Y］补 解： [X]补=0.1011 ［Y］补=1.1011 ［X+Y］补=[X]补+［Y］补=0.0110
1. 有4K×4bit的RAM存储器芯片，要组成一个64K×8bit的存储器，计算总共需要多少
RAM芯片，其中多少芯片构成并联?多少个芯片组地址串联? 解：需要RAM芯片=64K×8bit/(4K×4bit)=32
并联是由于数据线扩大了，由于8bit/4bit＝2，所以两组芯片地址并联 串联是地址线的原因，64/4＝16，故而每组有16个芯片串联 6.一台计算机它的地址线是20位，则它的内存最大容量是多少? 解：内存最大容量是：2的20次方=1MB 7.若某数x的真值为-0.11010，用补码表示。 解：真值=1.11010 反码=1.00101 补码=1.00110
3、（8分）已知某8位机的主存采用半导体存贮器，地址码为18位，若使用4K×4位RAM芯片组成该机所允许的最大主存空间，并选用模块条的形式，问：（1）若每个模块为32K×8位，共需几个模块？（2）每个模块内共有多少片RAM芯片？（3）主存共需多少RAM芯片？CPU如何选择各模块？
解：(1)2的18次方*8=256K*8； 所需模块:256k*8/(32k*8)=8
(2)需要的RAM芯片：32K*8/（4K*4）=16
(3)共需芯片：16*8=128为了选择各模块，需使用3:8译码器，即3根地址线 选择模条。 二、名词解释题(本大题共3小题，每小题3分，共9分) 16.随机访问存储器(RAM)：能够快速方便地访问任何地址中的内容，访问的速度与存储位置无关。
17.地址码：指的是下一条指令所在位置
16.堆栈指针：堆栈——数据的写入写出不需要地址,按先进后出的顺序读取数据的存储区. 指针——是一个用来指示一个内存地址的计算机语言的变量或中央处理器(CPU)中寄存器(Register)
17.硬连线控制器：是由基本逻辑电路组成的，对指令中的操作码进行译码， 并产生相应的时序控制信号的部件，又称组合逻辑控制器。
硬连线逻辑——一种控制器逻辑，用一个时序电路产生时间控制信号，采用组合逻辑电路实现各种控制功能。
18.并行传输——每个数据位都需要单独一条传输线，所有的数据位同时进行传输。（在采用并行传输方式的总线中，除了有传输数据的线路外，还可以具有传输地址和控制信号的线路，地址线用于选择存储单元和设备，控制线用于传递操作信号）
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16．中断嵌套——多级中断系统中，CPU在处理一个中断的过程中又去响应另一个中断请求；
17．微地址寄存器——微地址寄存器是微程序控制器设计结构的组成部分。
18．寻址方式——是指确定本条指令的数据地址，以及下一条将要执行的指令地址的方法。 16．RAM——随机访问存储器，能够快速方便的访问地址中的内容，访问的速度与存储位置无关。
17．指令系统——计算机中各种指令的集合。
18．显示器分辨率——是衡量显示器的一种标准，以图像的点数（像素）为单位，显示器分辨率越高其显示器就越好；
16.主机——主机中包含了除输入输出设备以外的所有电路部件，是一个能够独立工作的系统。
17.ROM——只读存储器，一种只能读取数据不能写入数据的存储器。
18.指令周期：从一条指令的启动到下一条指令启动的间隔时间。 21.微程序——存储在控制存储中的完成指令功能的程序，由微指令组成。 22.并行总线接口——I/O接口模板和外设的数据交换为并行方式。（并行数据接口） 23.分辨率：是衡量显示器显示清晰度的指标，以像素的个数为标志。 16．CPU——中央处理器，是计算机的核心部件，同运算器和控制器构成。
17．Cache命中——CPU访问主存的数据或代码存在于cache中的情形时，称为Cache命中； 18．总线周期——是总线接口部件完成一个取指令或传送数据的完整操作所需的最少时钟周期数。
22.主设备：在通过总线进行数据传输的多个设备中，获得总线控制权的设备称为总线的主设备。
五、设计题(本大题共1小题，13分)
27．用8K×8位／片的存储芯片构成32KB存储器，地址线为A15(高)～A0(低)。 (1)需要几片这种存储芯片?
(2)32KB存储器共需要几位地址?是哪几位地址线? (3)加至各芯片的地址线有几位?是哪几位地址线? (4)用于产生片选信号的地址线是哪几位(译码法)?
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1.异步通信方式传送ASCII码，数据位7位，奇校验1位，停止位1位。计算当波特率为4800时，字符传送的速率是多少？每个数据位的时间长度是多少？数据位的传送速率是多少？
解：4800波特/10=480字符/秒
每个数据位时间长度T=1/4800=0.208ms 数据位传送速率8×480=3840位/秒
2.用16k×8位的SRAM芯片构成64K×16位的存储器，请计算出该存储器需要多少片SRAM芯片？多少根地址线接入芯片内部译码？多少根地址线作为片选译码？ 解：芯片：64K*16/（16K*8）=8
芯片内部译码：2的N次方=16 k N=14 片选译码：16-14=2
3.CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns,主存存取周期为250ns,求cache的命中率和平均访问时间。 解：（１）命中率H = Nc / (Nc + Nm) = 1900 / (1900 + 100) = 0.95 主存慢于cache的倍率 r = tm / tc = 250ns / 50ns = 5 访问效率 e = 1 / [r+(1-r)H] = 1 / [5+(1-5)]×0.95 = 83.3% （２）平均访问时间 ta = tc / e = 50ns / 0.833 = 60 ns
4. 将十进制数354 转换成二进制数、十六进制数和压缩BCD数。 解： 354=101100010 B 354=162H
354的压缩BCD数是162
5.两个8位带符号的补码数X=87H， Y=F5H, 求算术运算：(X+Y)补=?是否溢出?并说明原因。 解：X=87H转换成二进制得：10000111 Y=F5H转换成二进制得：11110101 X补=010000111 Y补=011110101
(X+Y)补=x补+y补=101111100 结果负溢出
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大学计算机组成原理期末考试试卷_附答案!(最新)#(精选.)
