电子信息工程、通信工程、电气类等专业面试将会遇到试题大全
模拟电路
1、 基尔霍夫定理的内容是什么?(仕兰微电子)
基尔霍夫电流定律是一个电荷守恒定律,即在一个电路中流入一个节点的电荷与流出同一个节点 的电荷相等.
基尔霍夫电压定律是一个能量守恒定律,即在一个回路中回路电压之和为零.
2、平板电容公式(C=εS/4πkd)。(未知) 3、最基本的如三极管曲线特性。(未知)
4、描述反馈电路的概念,列举他们的应用。(仕兰微电子)
5、负反馈种类(电压并联反馈,电流串联反馈,电压串联反馈和电流并联反馈);负反馈的 优点(降低放大器的增益灵敏度,改变输入电阻和输出电阻,改善放大器的线性和非线性失真 ,有效地扩展放大器的通频带,自动调节作用)(未知)
6、放大电路的频率补偿的目的是什么,有哪些方法?(仕兰微电子)
7、频率响应,如:怎么才算是稳定的,如何改变频响曲线的几个方法。(未知) 8、给出一个查分运放,如何相位补偿,并画补偿后的波特图。(凹凸)
9、基本放大电路种类(电压放大器,电流放大器,互导放大器和互阻放大器),优缺 点 ,特别是广泛采用差分结构的原因。(未知)
10、给出一差分电路,告诉其输出电压 Y+和 Y-,求共模分量和差模分量。(未知) 11、画差放的两个输入管。(凹凸)
12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的 运放电路。(仕兰微电子)
13、用运算放大器组成一个 10 倍的放大器。(未知)
14、给出一个简单电路,让你分析输出电压的特性(就是个积分电路),并求输出端某点 的 rise/fall 时间。(Infineon 笔试试题)
15、电阻 R 和电容 C 串联,输入电压为 R 和 C 之间的电压,输出电压分别为 C 上电压和 R 上 电压,要求制这两种电路输入电压的频谱,判断这两种电路何为高通滤波器,何为低通滤波器 。当 RC<< period - setup ? hold
16、时钟周期为 T,触发器 D1 的建立时间最大为 T1max,最小为 T1min。组合逻辑电路最大 延迟为 T2max,最小为 T2min。问,触发器 D2 的建立时间 T3 和保持时间应满足什么条件.( 华为)
17、给出某个一般时序电路的图,有 Tsetup,Tdelay,Tck->q,还有 clock 的 delay,写出决定 最大时钟的因素,同时给出表达式。(威盛 VIA 2003.11.06 上海笔试试题)
18、说说静态、动态时序模拟的优缺点。(威盛 VIA 2003.11.06 上海笔试试题)
19、一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing。(威盛 VIA2003.11.0 6 上海笔试试题)
20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,使得 输出依赖于关键路径。(未知)
21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优点) ,全加器等等。(未知)
22、卡诺图写出逻辑表达使。(威盛 VIA 2003.11.06 上海笔试试题) 23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)
24、please show the CMOS inverter schmatic,layout and its cross sectionwith P -
well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? (威盛笔试 题 c
ircuit design-beijing-03.11.09)
25、To design a CMOS invertor with balance rise and fall time,please define th
e ration of channel width of PMOS and NMOS and explain?
26、为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大?(仕兰微电子) 27、用 mos 管搭出一个二输入与非门。(扬智电子笔试)
28、please draw the transistor level schematic of a cmos 2 input AND gat e and explain which input has faster response for output rising edge.(less delay time)。(威盛笔试题 circuit design-beijing-03.11.09)
29、画出 NOT,NAND,NOR 的符号,真值表,还有 transistor level 的电路。(Infineon 笔 试)
30、画出 CMOS 的图,画出 tow-to-one mux gate。(威盛 VIA 2003.11.06 上海笔试 试题)
31、用一个二选一 mux 和一个 inv 实现异或。(飞利浦-大唐笔试) 32、画出 Y=A*B+C 的 cmos 电路图。(科广试题)
33、用逻辑们和 cmos 电路实现 ab+cd。(飞利浦-大唐笔试)
34、画出 CMOS 电路的晶体管级电路图,实现 Y=A*B+C(D+E)。(仕兰微电子) 35、利用 4 选 1 实现 F(x,y,z)=xz+yz’。(未知)
36、给一个表达式 f=xxxx+xxxx+xxxxx+xxxx 用最少数量的与非门实现(实际上就是化简 ).
37、给出一个简单的由多个 NOT,NAND,NOR 组成的原理图,根据输入波形画出各点波形。 (Infineon 笔试)
38、为了实现逻辑(A XOR B)OR (C AND D),请选用以下逻辑中的一种,并说明为什 么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案:NAND(未知)
39、用与非门等设计全加法器。(华为) 40、给出两个门电路让你分析异同。(华为)
41、用简单电路实现,当 A 为输入时,输出 B 波形为…(仕兰微电子)
42、A,B,C,D,E 进行投票,多数服从少数,输出是 F(也就是如果 A,B,C,D,E 中 1 的个数比 0 多,那么 F 输出为 1,否则 F 为 0),用与非门实现,输入数目没有限制。(未知)
43、用波形表示 D 触发器的功能。(扬智电子笔试) 44、用传输门和倒向器搭一个边沿触发器。(扬智电子笔试)
45、用逻辑们画出 D 触发器。(威盛 VIA 2003.11.06 上海笔试试题) 46、画出 DFF 的结构图,用 verilog 实现之。(威盛) 47、画出一种 CMOS 的 D 锁存器的电路图和版图。(未知) 48、D 触发器和 D 锁存器的区别。(新太硬件面试) 49、简述 latch 和 filp-flop 的异同。(未知) 50、LATCH 和 DFF 的概念和区别。(未知)
51、latch 与 register 的区别,为什么现在多用 register.行为级描述中 latch 如何产生的.(南 山之桥)
52、用 D 触发器做个二分颦的电路.又问什么是状态图。(华为) 53、请画出用 D 触发器实现 2 倍分频的逻辑电路?(汉王笔试) 54、怎样用 D 触发器、与或非门组成二分频电路?(东信笔试)
55、How many flip-flop circuits are needed to divide by 16? (Intel) 16 分频? 56、用 filp-flop 和 logic-gate 设计一个 1 位加法器,输入 carryin 和 current-stage,输出 carryout 和 next-stage. (未知)
57、用 D 触发器做个 4 进制的计数。(华为)
58、实现 N 位 Johnson Counter,N=5。(南山之桥)
59、用你熟悉的设计方式设计一个可预置初值的 7 进制循环计数器,15 进制的呢?(仕兰微 电子)
60、数字电路设计当然必问 Verilog/VHDL,如设计计数器。(未知) 61、BLOCKING NONBLOCKING 赋值的区别。(南山之桥) 62、写异步 D 触发器的 verilog module。(扬智电子笔试) module dff8(clk , reset, d, q); input clk;
input reset;
input [7:0] d;
output [7:0] q; reg [7:0] q;
always @ (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule
63、用 D 触发器实现 2 倍分频的 Verilog 描述? (汉王笔试) module divide2( clk , clk_o, reset); input clk , reset;
output clk_o; wire in; reg out ;
always @ ( posedge clk or posedge reset) if ( reset) out <= 0;
else
out <= in; assign in = ~out; assign clk_o = out; endmodule
64、可编程逻辑器件在现代电子设计中越来越重要,请问:a) 你所知道的可编程逻辑器件有 哪些? b) 试用 VHDL 或 VERILOG、ABLE 描述 8 位 D 触发器逻辑。(汉王笔试)
PAL,PLD,CPLD,FPGA。 module dff8(clk , reset, d, q); input clk;
input reset;
input d;
output q; reg q;
always @ (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule
65、请用 HDL 描述四位的全加法器、5 分频电路。(仕兰微电子) 66、用 VERILOG 或 VHDL 写一段代码,实现 10 进制计数器。(未知) 67、用 VERILOG 或 VHDL 写一段代码,实现消除一个 glitch。(未知)
68、一个状态机的题目用 verilog 实现(不过这个状态机画的实在比较差,很容易误解的) 。(威盛 VIA 2003.11.06 上海笔试试题)
69、描述一个交通信号灯的设计。(仕兰微电子)
70、画状态机,接受 1,2,5 分钱的卖报机,每份报纸 5 分钱。(扬智电子笔试)
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