数字钟的设计实验报告
一、实验目的
1) 学习掌握数字钟的设计方法 2) 学习较复杂的数字系统设计方法 3) 了解数字钟的组成及工作原理
二、设计指标 1) 2) 3) 4)
时间以 24 小时为一个周期 显示时、分、秒
有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间 计时过程具有报时功能，当时间到达整点前 5 秒进行蜂鸣报时
三、实验原理
时标信号的频率由振荡器产生，由于及时最小单位是0.1s，所以时 标信号经分频器后输出频率为10Hz的秒脉冲clk。
在无校准信号作用时，整个电路处于正常的计数状态。时，分，秒计
数器采用同步计数方式，其时钟脉冲端均接由分频器输出地时钟信号clk。en为计数使能端，高电平有效。秒计数的端en始终为高电平，所以每来一个秒脉冲clk，秒计数器计一个数，当秒计数器到六十时，其进位输出端co输出高电平产生进位，使分计数器的使能端en有效，每来一个分脉冲clk，分计数器计一个数，这就意味着满60s进1min;当秒计数器和分计数器到60，其相应的秒计数器的进位co和分计数器的进位co同时输出高电平使小时计数器的使能端en有效时，每来一个计数脉冲，小时计数器计一个数。
四、实验内容
数字钟是数字电路中的一个典型应用，本设计实现数字钟的一些基本功能。能进行正常的时、分、秒计时功能，当计时达到59分52秒时开始报时，在59分52秒，59分54秒，59分56秒，59分58秒时鸣叫，鸣叫声频为500Hz，在到达59分60秒时为最后一声整点报时，频率为1KHz。其外部接口如图1所示，总体设计框图如图2所示，包含control、sec、main、hour、sst五大模块。其中sec和main模块均为六十进制计数器，计时输出分别为秒和分的数值；hour模块为二十四进制计数器，计时输出为小时的数值。
D_clk clr sec01[3..0] qr sec00[3..0] s[5..0] min01[3..0] rst min00[3..0]
clk second hour01[3..0] hour00[3..0] inst 数字钟外部接口
数字钟总体设计框图
（1）端口说明
s[5..0]信号对应6个控制键，分别对应秒个位，秒十位，分个位，分十位，小时个位，小时十位。
rst信号为复位信号，在系统初始化时使用，clk为系统时钟,clr信号为清零信号。 sound信号连续扬声器，产生鸣叫。 sec1[3..0]表示秒十位 sec0[3..0]表示秒个位 min1[3..0]表示分十位 min0[3..0]表示分个位 hour1[3..0]表示小时十位 hour0[3..0]表示小时个位。 （2）control控制模块：实现修改时间功能，其子模块con1功能为采集修改数值。
各个模块的原理及代码 (1)control控制模块 原理框图：
control
s[5..0] min1[3..0] rst0 min0[3..0]
clk sec1[3..0]
sec0[3..0]
hour1[3..0]
hour0[3..0]
inst
数字钟的设计实验报告
