Xilinx ISE使用流程1

接下来进行仿真，测试我们的程序是否正确。切换到Simulation窗口，选中gate节点，右键New Source菜单，选择VHDL Test Bench，在File Name中输入Test，如下图

单击下一步，选择gate，单击下一步，选择Finish完成。将60，71－92行的代码删掉。

重新添加如下代码：

LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY test IS END test; ARCHITECTURE behavior OF test IS -- 门电路调用声明(UUT) COMPONENT gate PORT( a : IN std_logic; b : IN std_logic; z : OUT std_logic_vector(5 downto 0) ); END COMPONENT; --输入信号 signal a : std_logic := '0'; signal b : std_logic := '0'; --输出信号 signal z : std_logic_vector(5 downto 0); -- No clocks detected in port list. Replace below with -- appropriate port name BEGIN -- 调用门电路 uut: gate PORT MAP ( a => a, b => b, z => z ); --设置输入信号 init:process begin a<='0'; b<='0'; wait for 100 ns; a<='0'; b<='1'; wait for 100 ns; a<='1'; b<='0'; wait for 100 ns; a<='1'; b<='1'; wait for 100 ns; end process; END behavior; 看完这些代码，我不禁佩服这本书的作者，将如此简单易学的示例搬出来，这也是这本书非常出色的地方。超赞！

选中gate节点，然后点击Simulate Behavioral Model (仿真行为型行)，如下图：

ISE自动弹出信真界面，单击

按钮缩小波形窗口，直到出现下图

波形说明：当a=0,b=0时，Z(0)是与门输出，为0，Z(1)是与非门电路，为1，Z(2)是或门电路，为0，Z(3)是或非门电路，输出为1，Z(4)异或门电路，为0，Z(5)是异或非门电路，为1，故波形输出由高到低为101010，证明我们的程序是正确的。如下图：