桂林电子科技大学2013年硕士研究生入学考试复试试卷
考试科目代码：311 考试科目名称：通信电子电路及EDA技术B
请注意：答案必须写在答题纸上（写在试卷上无效）。 通信电子电路 一、填空。（10分） 1、LC并联谐振回路接上负载电阻后，回路Q值将变 ；理想串联LC回路谐振时的总等效阻抗为 ； 2、从部分接入等效到全接入，电感的电感量将变 ，电容的电容量将变 。 3、随着工作频率的提高，晶体三极管的电流放大能力将变 ；丙类高频功率放大器中晶体管的电流导通角越小，放大器的效率越 。 4、普通AM调制器是 电路，它完成频谱的 搬移。（填“线性”/“非线性”） 5、我国标准中，FM广播信号的最大频偏是 KHz，带宽是 KHz。 二、（10分）某三点式振荡器电路如图所示。 1、画出振荡器的交流等效电路。 2、若振荡器的振荡频率f0?20MHz，求电感L的值。 三、（15分）某FM对讲机的高频发射电路框图如下图所示。已知间接调频器输出FM信号的中心频率f1?20MHz，最大频偏?fm1?200Hz。若功率放大器输出FM信号的中心频率f2?450MHz，最大频偏?fm2?5KHz，且取N1?N2?N。 1、求倍频系数N的大小。 2、求倍频器N2输入信号的频率f和最大频偏?fm。 3、若混频器由模拟相乘器和低通滤波器组成，求本地振荡器振荡频率fL的可能取值。 共 7 页 第 1 页 请注意：答案必须写在答题纸上（写在试卷上无效）。
四、（15分）如图所示谐振回路，电容、电感的损耗忽略不计，电流源的振幅is?1mA，内阻RS?5kΩ，C1?C2?200pF，L?100μH，负载电阻RL?20kΩ，回路工作在谐振状态。 1、求回路的谐振频率f0。 2、求回路的有载品质因数QL。 3、求回路的通频带B，以及负载电阻两端的电压振幅Uo。 共 7 页 第 2 页 请注意：答案必须写在答题纸上（写在试卷上无效）。
EDA技术 一、 选择题（每题1分，共10分） 1．下面属于Verilog HDL线网型变量的是（ ） A、 reg B、 integer C、 time D、wire 2．下列不属于常用贴片电阻封装的是（ ） A、 0402 B、 0805 C、 1206 D、 0903 3．Verilog HDL中的赋值语句有阻塞和非阻塞赋值语句，always块组合逻辑电路设计中一般采用（ ） A、 阻塞赋值 B、非阻塞赋值 C、两种语句混合 D、两种语句都不用 4．Verilog HDL的单行注释符号是( ) A、% B、/ C、/* D、// 5．常用的“DIP8”封装，第一脚与第二脚之间的间距为( ) A、2mm B、1.5mm C、100mil D、150mil 6．如右图中“桂林电子科技大学”字样属于电路板（）层 A、toplayer B、topoverlay C、topsolder D、toplayer 7．右图中正央芯片的封装为（） A、PLCC100 B、TQFP100 C、DIP100 D、SOL100 8．右图中正中央芯片的型号为“EP1C3T100C8N”其 中“C8”的含义为 A、芯片中有8个LAB单元 B、芯片中有8个IO配置模块 C、芯片的门延迟为8nS D、芯片数据总线宽度为8位 9．在进行PCB设计时，下面那个层定义了印制板的外围大小： A、keepoutlayer B、multilayer C、topoverlay D、bottomlayer 10．当下载程序到FPGA中，是将数据写入到FPGA的（） A、SRAM B、EPROM C、E2ROM D、FLASH 二、填空题（每题1分，共10分） 1．多条块赋值语句一般以关键词begin开始，以关键词 结束。 2．状态机按信号输出方式分，有米利型和 型两种。 3．阻塞赋值语句的操作符是 ，非阻塞赋值语句的操作符是 。 4．对于“a=bd:c”，若b=1’b0,d=1’b1,c=1’b0，则a= 。 5．Verilog HDL中对于边沿的描述，用关键词posedge描述上升沿，以关键词 描述下降沿。 6．函数内部可以调用函数，函数的返回值有 个。 7．Verilog语言以关键词 定义常数。 8．Verilog中1位逻辑变量的可能取值有0、1、 和X。 共 7 页 第 3 页 请注意：答案必须写在答题纸上（写在试卷上无效）。
9．Verilog中与非门的门级原语 。 10．Verilog的连续赋值语句以关键词 开始。 三、阅读以下程序并回答问题（每空1分共10分） 1．阅读程序填空（4分） module negation(); reg [3: 0] rega, regb; reg [3: 0] bit1,bit2; reg log1,log2; initial begin rega = 4'b1011; regb = 4'b0000; end initial fork #10 bit1 = ~rega; #20 bit2 = ~regb; #30 log1 = !rega; #40 log2 = !regb; #50 $finish; join endmodule 程序运行后bit1= ，bit2= ，log1= ，log2= 。 2．阅读程序填空(4分) module MULT4B(R,A,B); output[7:0] R; input[4:1] A,B; reg [7:0] R; integer i; always@(A or B) begin R=0; for (i=1;i<=4;i++) if(B[i]) R=R+(A<<(i-1)); end endmodule 若A= 4'b1011，B= 4'b1010，程序运行 第1次循环后 R= ，第2次循环后 R= ，第3次循环后 R= ，第4次循环后 R= 。 共 7 页 第 4 页 请注意：答案必须写在答题纸上（写在试卷上无效）。
3．阅读程序填空(2分) always @ ( posedge clock) begin reg1<= in1; reg3<= reg1; end 已知in1=1’b1，reg1=1’b0，reg3=1’b1，则经过1个时钟上升沿后： reg1= ,reg3= 。 四、根据要求完成程序设计（20分） 1．已知一4选1数字选择器门级电路图如下，根据要求完成程序设计。(5分) module mux4_to_1(y,d0, d1, d2, d3, s0, s1); ① ;//声明y为输出端口 ② ;//声明d0,d1,d2,d3为输入端口 input s0, s1; wire y0,y1,y2,y3; assign y0=(~s1&~s0&d0); assign y1= ③ ; assign y2= ④ ; assign y3=( ⑤ ) ; assign y=y0|y1|y2|y3 ; endmodule 2. 仔细阅读下列四进制加法计数器程序，完成填空。(5分) module fsm (Clock, Reset, A, F, G); input Clock, Reset, A; output F,G; ① ;//声明F G为寄存器变量 ② ;//声明寄存器变量state parameter Idle = 2’b00, Start = 2’b01 共 7 页 第 5 页 请注意：答案必须写在答题纸上（写在试卷上无效）。
通信电子电路及EDA技术B
