《EDA技术及应用》实验指导书
3、 输入信号A、B、C对应的管脚连三个按键开关；输出信号A-OUT，B-OUT，C-OUT对应的管脚分别连三个LED灯。
拨动拨码开关或者按下按键开关，观察LED灯，与实验内容是否相符。
七、实验结果
八、思考题
写对于两种硬件设计输入法的比较。
附：用硬件描述语言（VHDL）完成3个实验项目的设计： （1）
Library IEEE; if (D>=\ Use IEEE.std_logic_1164.all; Y<='1'; Entity t2_1 is elsif D<=\ then port(D:In std_logic_vector(3 downto 0); Y<='0'; Y:Out std_logic); else end t2_1; Y<='Z'; Architecture struct of t2_1 is end if; begin end process; process(D) end; begin （2）
Library IEEE;
Use IEEE.std_logic_1164.all; when \Entity t2_2 is when \port(D:In std_logic_vector(3 downto 0); when \Y:Out std_logic); when \end t2_2; when \Architecture struct of t2_2 is when \begin when \process(D) when \begin when \case D is when \when \when \when \when others=>Y<='Z'; when \end case; when \end process; when \end;
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（3）
Library IEEE;
Use IEEE.std_logic_1164.all; Entity t2_3 is
port(A,B,C:In std_logic;
Y:Out std_logic_vector(2 downto 0)); end t2_3;
Architecture struct of t2_3 is begin
process(A,B,C) begin
if A='1' then Y<=\ elsif B='1' then Y<=\ elsif C='1' then Y<=\ else Y<=\ end if; end process; end;
实验三 触发器功能模拟
一、实验目的
1、掌握触发器功能的测试方法。
2、掌握基本RS触发器的组成及工作原理。 3、掌握集成JK触发器和逻辑功能及触发方式。 4、掌握几种主要触发器之间相互转换的方法。 5、通过实验，体会FPGA芯片的高集成度和多I/O口。
二、实验主要仪器与设备
1、输入：按键开关（常高）；拨码开关；时钟源。 2、输出：LED灯。
5、主芯片：EP1K10TC100-3。
三、实验内容及原理
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图3-1 四种触发器电路原理图
将基本RS触发器，同步RS触发器，集成J-K触发器，D触发器同时集成在一个CPLD芯片中模拟其功能，并研究其相互转化的方法。
四、预习要求
做实验前必须认真复习数字电路中触发器的相关内容，基本RS触发器，同步RS触发器，J-K触发器，D触发器，T触发器的电路结构及工作原理。
五、实验步骤
1、利用原理图设计输入法画图3-1。 2、选择芯片ACEX1K EP1K10TC100-3。 3、编译。 4、时序仿真。
5、管脚分配，并再次编译。
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6、实验连线。
7、编程下载，观察实验结果。
六、实验连线
输入信号Sd，Rd对应的管脚接按键开关，CLK接时钟源（频率<0.5Hz）：输入信号J，K，D，R，S对应的管脚分别接拨码开关；输出信号QRS，NQRS，QRSC，NQRSC，QJK，NQJK，QD，NQD对应管脚分别接LED灯。
另外准备几根连接线，在改变为T“触发”器时，短接相应管脚，或连接“0”“1”电平。
七、实验结果
填下述表一，表二，表三，表四。
表一 RS寄存器
Rd 0 1 1 0 Sd 1 0 1 0 Q 说明 表二 RS锁存器
R X X X X S X X X X CLK X X X 0 Rd 1 0 0 1
R 0 0 1 S 0 1 0 CLK 1 1 1 Rd 1 1 1 Sd 1 1 1 Sd 0 1 0 1 Q 说明 Qn Qn?1 说明 9
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1 1 1 1 1 表三 JK触发器
J X X X X X
J 0 0 1 1 表四 D触发器
D X X X X X CLK X X X 0 1 Rd 0 1 0 1 1 Sd 1 0 0 1 1 Q 说明 K 0 1 0 1 CLK ↑ ↑ ↑ ↑ Rd 1 1 1 1 Sd 1 1 1 1 K X X X X X CLK X X X 0 1 Rd 0 1 0 1 1 Sd 1 0 0 1 1 Q 说明 Qn Qn?1 说明
D X 1
CLK ↑ ↑ Rd 1 1 Sd 1 1 10
Q NQ
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