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对于逻辑LSI来说，中端子数(100-300pin)领域，过去采用OFP封装，其尺寸是相当大的，必须采用BGA封装。特别是端子数达3帕pin级时，即使采用0．8mm-0．Smm节距，封装尺寸与芯片尺寸相比也是相当大的。因此，外部端子节距今后还会进一步缩小。特别是对于CSP封装来说，估计今后的端子节距会达到0．4mm-O．3mm参照图5)。为了同时对应多端子和小型化，从能获得更多的端子角度看，平面阵列布置端子的结构更有利。但是，从封装实装到基板角度看，相应于平面阵列布置端子的封装来说，加大了基板布线及布线引出的难度，基板必须采用积层多层板等。今后，封装在母板上实装性也会成为决定封装形式的因素之一。
3．2超多端子封装
表4给出超多端子型PKG领域的封装形态、适用的电子设备、技术动向及需要解决的课题等。OA(办公自动化)电子设备(中规模系统)用LSI已经达到500pin以上，而随着数据处理能力(带宽)的提高，信号端子数要增加，为防止噪声和方便供电，电源接地用端子数要增加，其结果，不久的将来预计1000端子级型将成为主流。而对于高性能电子设备(高端系统)用LSI来说，由于性能最优先，估计端子数将达到3000-10000。
超多端子封装之所以采用平面阵列型BGA，不仅是其可以适应多端子，而且对于高功耗和高速化都是有利的。如图6所示，今后不仅是高端
系统，而且在OA(办公自动化)电子设备中，LSI间信号传输频率也会达到GHz领域，届时，IR(电流强度与电阻的乘积)降落问题，即电压降落问题及由布线造成的信号传输延迟都会明显表现出来。具体说来，随着电源电压降低功耗要增加(相当于每瓦功耗的电流增加)，由于布线微细化造成封装布线电阻增大，同步信号数增加并高速化(造成SSO噪声)，电源、GND电感问题更加明显，器件外布线造成的延迟、噪声等都
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会成为问题。作为对策，必须极力缩短元件及封装电源、GND线及
信号线的长度，因此采用倒装芯片型BGA封装是最为有利的。此外，还必须考虑包括三维解析在的LSI输入、输出设计及封装设计等。
3．3多芯片封装
表5给出多芯片型PKG领域的封装形态、适用的电子设备、技术动向及需要解决的课题等。便携设备是适用于采用多芯片封装的重要领域之一。目前,在各类便携产品中正在积极采用MCP及各种类型的叠层封装。芯片叠层CSP，即将多个l_SI芯片叠层(stacked)，构成的CSP。1998年两芯片叠层CSP问世，1999年三芯片叠层CSP投入使用，2000年以后四芯片叠层CSP制品也达到实用化。芯片的微互连方式，目前以引线连接(WB)为主流，凸点连接(f1中chip：倒装芯片)型也开始采用，今后这两种连接方式混合存在的情况将逐步增多。
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芯片叠层CSP不仅是实装面积小、可实现轻量化，在功能方面，还可实现下一代大容量复合存储器，而且，通过将控制用LSI：快存储器、SRAM等封装于同一PKG中，也可以实现高功能系统LSI等，即达到与SoC (system on a chip：芯片上系统)同样的功能。今后，像这种将不同种类芯片混载于同一封装中，构成封装系统，或称之为系统封装的各种形态的SiP(system in a package)，将逐渐推广应用。图7给出多芯片封装的发展预测。
为了尽快使SiP推广普及，需要开发的关键技术主要有：
(1)SiP设计环境、模拟环境的构筑。其中包括：①平面布置图;②信号输入、输出设计；③热设计等。
(2)SiP构造工艺技术。其中包括：①微细多层布线技术；②微细多端子微互连技术；③芯片再布线、超薄型研磨、叠层、贴合技术等。
(3)检查技术。其中包括：①测试简易化技术；②裸芯片检查技术；③可靠性确保的检查方法等。
这些项目的开发进展，必将对SiP的实用化起到促进作用。
今后的课题
图8表示半导体封装技术的发展动向，其与图4所示具有良好的一致性。从总的趋势讲，电子封装是图8表示半导体封装技术的发展动向向着轻薄小尺寸、高密度、高性能方向发展。
半导体封装今后的课题，不仅仅是封装自身的开发，搭载芯片的封装基板及搭载封装的母板也需要进一步开发。目前看来，高密度布线板的微细化进展落后于半导体封装的发展进程。换句话说，伴随着LSI特征尺寸小的微细化及集成度的提高，布线板有点跟不上封装端子节距微细化及端子数增加的要求。例外，若以308pin的封装尺寸和端子密度对
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封装的作用及电子封装工程的地位
