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分析设计计算：
1.CPU结构如图1所示，其中有一个累加寄存器AC，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。
（1） 标明图中四个寄存器的名称。
（2） 简述指令从主存取到控制器的数据通路。
（3） 简述数据在运算器和主存之间进行存 / 取访问的数据通路。
图1
解：
（1） a为数据缓冲寄存器 DR ，b为指令寄存器 IR ，c为主存地址寄存器，
d为程序计数器PC。
（2） 主存 M →缓冲寄存器 DR →指令寄存器 IR →操作控制器。 （3） 存贮器读 ：M →缓冲寄存器DR →ALU →AC
存贮器写 ：AC →缓冲寄存器DR →M
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2. 某机器中，配有一个ROM芯片，地址空间0000H—3FFFH。现在再用几个16K×8的芯片构成一个32K×8的RAM区域，使其地址空间为8000H—FFFFH。假设此RAM芯片有/CS和/WE信号控制端。CPU地址总线为A15—A0,数据总线为D7—D0,控制信号为R//W，MREQ(存储器请求)，当且仅当MREQ和R//W同时有效时，CPU才能对有存储器进行读(或写)。
（1）满足已知条件的存储器，画出地址码方案。 （2）画出此CPU与上述ROM芯片和RAM芯片的连接图。 解：存储器地址空间分布如图1所示，分三组，每组16K×8位。
由此可得存储器方案要点如下：
（1） 用两片16K*8 RAM芯片位进行串联连接，构成32K*8的RAM区域。
片内地址 ：A0 ——A13 ，片选地址为：A14——A15；
（2） 译码使用2 ：4 译码器；
（3） 用 /MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）
时，译码器工作。
（4） CPU的R / /W信 号与RAM的/WE端连接，当R // W = 1时存储器
执行读操作， 当R // W = 0时，存储器执行写操作。如图1
0000 ROM 3FFF
8000
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FFFF
16K*8 空 RAM 16K*8 RAM 16K*8 .
图1
CPU与芯片连接如图2：
图2
3. 某机器中，已知配有一个地址空间为(0000—1FFF)16的ROM区域，现在用一
个SRAM芯片（8K×8位）形成一个16K×16位的ROM区域，起始地址为（2000）
16
。假设SRAM芯片有/CS和/WE控制端，CPU地址总线A15——A0 ，数据
总线为D15——D0 ，控制信号为R / /W（读 / 写），/MREQ（当存储器读或
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写时，该信号指示地址总线上的地址是有效的）。要求： （1） 满足已知条件的存储器，画出地址码方案。 （2） 画出ROM与RAM同CPU连接图。
解 ：存储器地址空间分布如图1所示，分三组，每组8K×16位。
由此可得存储器方案要点如下：
（5） 组内地址 ：A12 ——A0 （A0为低位）； （6） 组号译码使用2 ：4 译码器；
（7） RAM1 ，RAM 2 各用两片SRAM芯片位进行并联连接，其中一片组成
高8位，另一片组成低8位。
（8） 用 /MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）
时，译码器工作。
（9） CPU的R / /W信 号与SRAM的/WE端连接，当R // W = 1时存储
器执行读操作， 当R // W = 0时，存储器执行写操作。如图2
图1
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图2
4. 参见下图数据通路，画出数据指令“STA R1,(R2)”的指令周期流程图，其
含义是将寄存器R1的内容传送至（R2）为地址的存贮单元中。标出各微操作信号序列。
解：
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计算机组成原理典型例题讲解
