2．Y=A+B（C+D）的电路和版图设计
2.1电路原理图
Y=A+B(C+D) 的电路原理如图2.1所示。当输入的信号ABCD满足0000、0001，或0010等，即满足上拉网络导通的条件时，输出Y为高电平。当输入信号为1010或1000等满足下拉网络导通的条件时，输出Y为低电平。实现Y=A+B(C+D) 的逻辑运算。通过真值表可以得出当输入信号为0000、0001、0010、0011、0100时输出Y为高电平，其余的输入信号可以的到低电平。
图2.1 Y=A+B(C+D)的电路原理图
2.2 Y=A+B(C+D)的电路仿真观察波形
给Y=A+B(C+D) 的输入加激励，高电平为Vdd=5V，低电平为Gnd，将输入信
号设置成不同的周期，ABCD信号的周期分别为800ns、400ns、200ns和100ns。此时能将输入为0000—1111所产生的结果都输出。并添加输入输出延迟时间，进行仿真，并输出波形；波形图如图2.2所示。当输入为0000、0001、0010、0011、0100时输出为高电平。其余的输出都为低电平。由于竞争冒险，所以将上升延时下降延时时间降低。再将B信号的输入提前10ns输入来去掉竞争冒险产生的毛刺。
图2.2 Y=A+B(C+D)电路输入输出波形图
2.3 Y=A+B(C+D)的版图绘制
用L-Edit版图绘制软件对Y=A+B(C+D)电路进行版图绘制，同时进行DRC验
证，查看输出结果，检查无错误；版图和输出结果如图2.3所示。在对节点进行标注时注意输入法的设置要使用美式键盘，否则会在生成网表时产生错误。
图2.3 Y=A+B(C+D)与或门电路版图及DRC验证结果
2.4 Y=A+B(C+D)的版图仿真观察波形
与Y=A+B(C+D)电路原理图仿真相同，添加激励、电源和地，同时观察输入输出波形；波形如图2.4所示。Y=A+B(C+D)电路的版图仿真波形与原理图的仿真输出波形基本一致，并且符合输入输出的逻辑关系，电路的设计正确无误。同样为
了去掉竞争冒险我将B输入信号提前10ns输入。
图2.4 Y=A+B(C+B)版图输入输出波形图
2.5 LVS检查匹配
用layout-Edit对Y=A+B(C+D) 电路进行LVS检查验证，首先添加输入输出
文件即电路原理图和版图的输出网表分别为.sp文件和.spc文件，选择要查看的输出，在进行匹配时要现将电路原理图和版图的输入激励进行屏蔽否则会在匹配过程中产生警告。观察输出结果检电路原理图与版图的匹配程度，输出结果如图2.5所示。
图2.5 Y=A+B(C+D)电路的LVS检查匹配图
从以上可以看出完全匹配。这里为了匹配时无警告已经将输入激励和电源屏蔽掉
Y=~(A+B(C+D))版图设计
