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图3 少子寿命与掺杂浓度的函数关系（半导体物理P177）
根据图3，可得到各区的少子寿命?C、?B和?E
?C?3.5?10?6s ?B?9?10?7s ?E?1.1?10?6s
根据公式得出少子的扩散长度：
LC?DC?C?33.8?3.5?10?6?1.09?10?2cmLB?DB?B?8.58?9.0?10?7?2.78?10?3cm
LE?DE?E?3.90?1.1?10?6?2.07?10?3cm
4.2 集电区厚度Wc的选择
根据公式求出集电区厚度的最小值为：
WC?XmB2?0?SBVCBO12?8.85?10?14?11.8?8012?[]?[]2?39.1?10?5cm?3.91um?1915qNC1.6?10?6.814?10
WC的最大值受串联电阻rcs的限制。增大集电区厚度会使串联电阻rcs增加，饱和压降VCES增大，因此WC的最大值受串联电阻限制。 综合考虑这两方面的因素，故选择WC=8μm 4.3 基区宽度WB （1）基区宽度的最大值
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对于低频管，与基区宽度有关的主要电学参数是，因此低频器件的基区宽
WB2度最大值由确定。当发射效率γ≈1时，电流放大系数?[2]，因此基区
??Lnb11?L2nb2宽度的最大值可按下式估计：WB?[]
?为了使器件进入大电流状态时，电流放大系数仍能满足要求，因而设计过程中取λ=4。根据公式,求得低频管的基区宽度的最大值为：
1?L24??2.78?10?3?nb2WB，mas?[]??5.08?10?4cm?5.08um?120
2由公式可看出，电流放大系数β要求愈高，则基区宽度愈窄。为提高二次击穿耐量，在满足β要求的前提下，可以将基区宽度选的宽一些，使电流在传输过程中逐渐分散开,以提高二次击穿耐性。
（2）基区宽度的最小值
为了保证器件正常工作，在正常工作电压下基区绝对不能穿通。因此，对于高耐压器件，基区宽度的最小值由基区穿通电压决定,此处BVCBO?80V，对于均匀基区晶体管，当集电结电压接近雪崩击穿时，基区一侧的耗尽层宽度为：
12?0?SNAXB,min?[BVCBO]2qND?ND?NA?12?0?SNC?[BVCBO]2qNB?NB?NC?2?11.8?8.85?10?146.814?1015??80]2 ?[?191616151.6?10?6.814?106.814?10?6.814?10?0.373?10?4cm?0.373um在高频器件中，基区宽度的最小值往往还受工艺的限制。 则由上述计算可知基区的围为：0.373?m?WB?5.08?m
（3）基区宽度的具体设计
与PN结二极管的分析类似，在平衡和标准工作条件下，BJT可以看成是由两个独立的PN结构成，它在平衡时的结构图如下所示：
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PNP双极型晶体管的设计说明
