多核多线程处理器二级Cache预取结构的设计

多核多线程处理器二级Cache预取结构的设计

杨可;樊晓桠;王党辉

【期刊名称】《计算机工程与应用》 【年(卷),期】2009(045)010

【摘要】合理的设计二级Cache是有效地减少多核多线程处理器存储器访问延迟的方法.针对现有的多核多线程处理器,讨论了二级Cache的混合预取结构设计方案.通过详细设计和仿真分析,结果表明混合预取结构可有效提高处理器的整体性能.特别是采用不命中混合预取结构的二级Cache性能更佳,适合满足此类结构的多核多线程处理器需求. 【总页数】4页(69-71,91)

【关键词】混合预取;多核多线程;二级Cache;命中率 【作者】杨可;樊晓桠;王党辉

【作者单位】西北工业大学,航空微电子中心,西安,710072;西北工业大学,航空微电子中心,西安,710072;西北工业大学,航空微电子中心,西安,710072 【正文语种】中文 【中图分类】TP303 【相关文献】

1.一种多线程阵列众核处理器的二级Cache划分机制 [J], 陈逸飞; 朱蕾; 李宏亮

2.多核和多线程处理器的Cache设计 [C], 翁志强; 王飙

3.同时多线程处理器上的Cache共享结构设计方案与性能评价 [C], 隋秀峰; 郭锐; 安虹; 从明; 王耀彬

4.多核同时多线程处理器的线程调度器设计 [J], 周佳佳; 李涛; 黄小康

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