基于S3C4510BARM的嵌入式系统硬件设计 - 图文

基于S3C4510B ARM的嵌 入式系统硬件开发 北京微芯力科技有限公司 主要内容 一 二 三 四 五 硬件开发工具 ARM最小系统 硬件设计概述(S3C4510B 硬件电路设计 硬件设计注意事项

一 硬件开发工具 ARM的硬件开发工具主要包括两类仿真器 JTAG仿真器 全功能在线仿真器

全功能在线仿真器 对于全功能在线仿真器来说 由于其仿真头完全 取代目标板上的CPU 因而功能非常强大 但这 类仿真器为了能够全速仿真时钟速度高 于100MHz的处理器 通常必须采用极其复杂的 设计和工艺 因而其价格比较昂贵 Lauterbach 公司的TRACE32-Fire就是这类产品的佼佼者

JTAG仿真器 利用ARM处理器中的调试模块的功能 通过其JTAG边 界扫描口来与仿真器连接 这种方式的仿真器比较便宜 连接比较方便 但由于仅通过十几条线来调试 因而功 能有一定局限 JTAG接口同JTAG仿真器硬件连接 工具观察CPU状态 确定CPU与调试工具可以正常通信 调试工具可以检查和控制CPU的运行 利用相应的调试

JTAG20接口定义 JTAG14接口定义

设置 配置 MMU 利用调试工具正确配置MMU 尝试访问RAM区 检查数据总线与地址总线的正确性

二 ARM最小系统 最小ARM硬件系统 包括: 电源 CPU芯片 晶振 存储器 外部的或者内部的 JTAG调试接口 一般 为了直观 可以连接一两只LED管 工作状态 指示CPU的

三 硬件设计概述(S3C4510B结构 ? 嵌入以太网的集成系统的应用 ?完全的16/32位精简指令集结构 ?支持小/大端模式 ? 高效 ARM7TDMI内核 ?低成本的基于 JTAG调试解决方案

结构Architecture ? 大小端转换 ?以太传输速度 100/10-Mbit/s ?兼容 IEEE 802.3 ? MII and 7-wire 10-Mbps 接口 ? 片上 CAM (up to 21 destination addresses ?具有暂停特征的全双工模式

S3C4510B框图

系统管理 System Manager ?支持 8/16/32位的ROM/SRAM, FLASH, DRAM, 和外部 I/O总线 ? 外部总路线主模式具有总路线请求和 回答管脚 ? 支持EDO/normal SDRAM ? 可编程的存取周期 (0-7 wait cycles ? 四个字深度的写缓冲 ? 具有低成本的内存到外围DMA接口

高级数据链路控制器 HDLCs ? 具有HDLC 协议特征 ? 地址搜寻模式

(expandable to 4 bytes ?可选择的 CRC 或非 CRC 模式 ? 可预设置的自动CRC 发生器

高级数据链路控制器 HDLCs ? 具有可时钟恢复的数字PLL模块 ? 波特率发生器 ?NRZ/NRZI/FM/Manchester data formats for Tx/Rx ? 环绕和自显模式 auto-echo modes ?8字深度的Tx/Rx FIFOs ? 可选择的1-word 或 4-word 数据发送 模式 ? 数据对齐逻辑

高级数据链路控制器 HDLCs ? 端式转换 ? 可编程的中断 ? Modem 接口 ? 传输速度可达到10 Mbps ? 八字节的HDLC帧 ?在每个HDLC中有两通道DMA 缓冲 用于Tx/Rx

IIC串行接口 IIC Serial Interface ? 仅有主模式操作 ? 用于串行时钟发生器的波特率发生器

以太网控制器 Ethernet Controller ? 具有猝发 burst 模式的DMA 引擎 ? DMA Tx/Rx 缓冲(256 字节Tx, 256 字节Rx ? MAC Tx/Rx FIFO 缓冲(80 字节Tx, 16 字节 Rx

以太网控制器 Ethernet Controller

直接存储器控制器 DMA Controller ? 具有两通道的通用DMA 用于内存到内存 内存到UART UART到内存的数据传输

通用异步串行控制器 UARTs ? 两个基于DMA 或中断操作的UART (serial I/O模 块 ? 支持5-bit, 6-bit, 7-bit, or 8-bit 串行数据 发送和接收 ?可编程的波特率 ? 支持红外(IrDA的 Tx/Rx

可编程的I/O口 Programmable I/O ? 18可编程的I/O口 ? 根据应用可将I/O管脚分别配置为输入 输出或专用I/O口模式

中断控制器 Interrupt Controller ? 21个中断源 包括4个外部中断源 ? 正常或快速中断模式(IRQ, FIQ ? 优化中断处理

中断控制器 Interrupt Controller

锁相环 PLL ? 外部时钟通过PLL 倍频到系统所需的时钟 ? 输入时钟频率为10–50 MHz ?输出时钟频率为输入时钟频率的0至5倍

工作环境 工作电压范围 3.3 V 工作温度范围 0 5 % C C to + 70 工作频率 Up to 50 MHz 封装类型 208-Pin QFP

四 系统复位部分的设计 VCC R9 10.2K R10 10.2K R8 680 R17 10.2K RESET 2 1 Tact switch Core only reset 1 10 3 6 3 U10 3 System Reset MR U13A

MM74HC125MTC 4 U13B MM74HC125MTC SW2 8 U13C MM74HC125MTC 9 3 2 SW1 Tact switch 1 MAX6315 5 C1 0.1uF VCC R22 10.2K R23 10.2K R24 10.2K HEADER20 J1 NTRST TDI TMS TCK TDO NRESET 1 3 5 7 9 11 13 15 17 19 2 4 6 8 10 12 14 16 18 20 JTAG/MultiICE connector

FLASH部分的设计 Bank0 FLASH 256K x 16 U7 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 A16 A17 A18 A19 VCC R1 25 24 23 22 21 20 19 18 8 7 6 5 4 3 2 1 48 17 16 9 A0 DQ0 A1 DQ1 A2 DQ2 A3 DQ3 A4 DQ4 A5 DQ5 A6 DQ6 A7 DQ7 A8 DQ8 A9 DQ9 A10 DQ10 A11 DQ11 A12 DQ12 A13 DQ13 A14 DQ14

A15 DQ15/A-1 A16 A17 RY/BY NC (A18 NC (A19 BYTE CE OE RESET WE 29 31 33 35 38 40 42 44 30 32 34 36 39 41 43 45 15 D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 47 NRCS0 26 NOE 28 12 NLWWE 11 47K AM29LV400 D[0:31] A[0:21] VCC R2 10.2K R3 10.2K FLRY/NBY

SRAM部分的设计 NOE NWBE[0:3] NWBE0 NWBE1 NWBE2 NWBE3 U19 1 2 4 5 13 12 10 9 A0 B0 A1 B1 A2 B2 A3 B3 O0 O1 O2 O3 3 6 11 8 NBE0 NBE1 NBE2 NBE3 U2 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 44 43 42 27 26 25 24 21 20 19 18 5 4 3 2 1 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 LB UB WE OE CS I/O1 I/O2 I/O3 I/O4 I/O5 I/O6 I/O7 I/O8 I/O9 I/O10 I/O11 I/O12 I/O13 I/O14 I/O15 I/O16 NC/A9 NC/A10 7 8 9 10 13 14 15 16 29 30 31 32 35 36 37 38 22 23 D16 D17 D18 D19 D20 D21 D22 D23 D24 D25 D26 D27 D28 D29 D30 D31 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 44 43 42 27 26 25 24 21 20 19 18 5 4 3 2 1 Bank1 SRAM 64K x 32 U5 A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15 LB UB WE OE CS I/O1 I/O2 I/O3 I/O4 I/O5 I/O6 I/O7 I/O8 I/O9 I/O10 I/O11 I/O12 I/O13 I/O14 I/O15 I/O16 NC/A9 NC/A10 7 8 9 10 13 14 15 16 29 30 31 32 35 36 37 38 22 23 D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15 74AC08MTC U20 NWBE0 NWBE1 NWBE2 NWBE3 1 2 4 5 13 12 10 9 A0 B0 A1 B1 A2 B2 A3 B3 O0 O1 O2 O3 3 6 11 8 NLWWE NUWWE NBE2 39 NBE3 40 NUWWE 17 NOE 41 NRCS1 6 NBE0 39 NBE1 40 NLWWE17 NOE 41 NRCS1 6 64K x 16 74AC08MTC D[0:31] A[0:21] 64K x 16

SDRAM部分的设计 D[31..0] D[31..0] A[21..0] VCC VCC A[21..0] 1 3 9 14 27 43 49 U8 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 -WBE3 -WBE2 -DWE DCLK1 -SDCAS -SDRAS -SDCS0 CKE 21 20 35 22 34 33 32 31 30 29 26 25 24 23 39 15 16 38 17 18 19 37 49 43 27 14 9 3 1 U9 A13(BA1 A12(BA0 A11 A10/AP A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 DQMU DQML WE CLK CAS RAS CS CKE 21 20 35 22 34 33 32 31 30 29 26 25 24 23 39 15 16 38 17 18 19 37 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 -WBE1 -WBE0 -DWE DCLK2 -SDCAS -SDRAS -SDCS0 CKE

A13(BA1 A12(BA0 A11 A10/AP A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 DQMU DQML WE CLK CAS RAS CS CKE DQ15 DQ14 DQ13 DQ12 DQ11 DQ10 DQ9 DQ8 DQ7 DQ6 DQ5 DQ4 DQ3 DQ2 DQ1 DQ0 53 51 50 48 47 45 44 42 13 11 10 8 7 5 4 2 D31 D30 D29 D28 D27 D26 D25 D24 D23 D22 D21 D20 D19 D18 D17 D16 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 53 51 50 48 47 45 44 42 13 11 10 8 7 5 4 2 DQ15 DQ14 DQ13 DQ12 DQ11 DQ10 DQ9 DQ8 DQ7 DQ6 DQ5 DQ4 DQ3 DQ2 DQ1 DQ0 CKE -SDCS0 -SDRAS -SDCAS -DWE CKE -SDCS0 -SDRAS -SDCAS -DWE VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC VCC DCLKOUT -WBE[3..0] -WBE0 -WBE1 -WBE2 -WBE3 DCLKOUT -WBE[3..0] GND GND GND GND GND GND GND 6 12 28 41 46 52 54 54 52 46 41 28 12 6 SDRAM4Mx16 SDRAM4Mx16 GND GND GND GND GND GND GND

以太网部分的设计 V3P3 PHY_XI R58 1 R59 1 330R 2 330R 2 D7 LED L1 BEAD330Z V3P3 D8 LED C39 NWKVCC R60 1 R61 1 TPOP 19 R62 1 R63 1 100R 2 100R 2 100R 2 100R 2 C40 10NF 10NF 8 40 51 36 37 38 LED/CFG3 LED/CFG2 LED/CFG1 U1 V3P3 V3P3 V3P3 OX NWKRXD[0..3] NWKRXDV NWKRXCLK NWKRXERR NWKTXERR NWKTXCLK NWKTXEN NWKRXD[0..3] NWKRXD0 NWKRXD1 NWKRXD2 NWKRXD3 48 47 46 45 49 52 53 54 55 56 RXD0 RXD1 RXD2 RXD3 RX_DV RX_CLK RX__ER TX_ER TX_CLK TX_EN TXD0 TXD1 TXD2 TXD3 COL CRS MDINT MDIO MDC MDDIS REFCLK/XI VCCA VCCA 22 21 2 1 TPON TPIP 20 23 MAGNETIC 16 14 15 1 3 2 2 2 2 Tx+ GT TxRx+ GR RxT1 2 2 2 R67 100R C43 10NF50V 1 2 R72 49R91% 1 R73 49R91% 1 R74 49R91% 1 R75 49R91% 1 Tx+A GTA Tx-A Rx+A GRA Rx-A 10 12 11 7 5 6 2 2 2 2 JP4 1 2 3 4 5 6 7 8 RJ45 R71 49R91% C41 270PF C42 270PF TPIN TDI TDO TMS TCK TRST PAUSE PWRDWN 24 27 28 29 30 1 31 33 39 2 R64 100R 1 NWKTXD[0..3] NWKCOL NWKCRS NWKLNT NWKMDIO NWKMDC V3P3 NWKTXD[0..3] NWKTXD0 NWKTXD1 NWKTXD2 NWKTXD3 57 58 59 60 62 63 64 42 43 3 R65 100R 1 R66 100R 1 R68 49R91% 1 R69 49R91% 1 R70 49R91% 1 R77 49R91% 1 NWKVCC 2 2 2 R78 49R91% 1 2 2 1 R79 49R91% 1 R76 49R91% 2 2 R84 1 10K 1 R81 4.7K GND

GND GND GND RESET GND GND TXSLEW0 TXSLEW1 GND GND ADDR0 GND GND RBIAS GND GND GND TEST0 TEST1 R80 1 2 10K R82 LXT972A 1 10K 1 R83 10K C44 1NF/2KV C45 1NF/2KV C46 1NF/2KV SYSRST SYSRST 7 11 13 14 4 15 16 5 6 18 25 12 26 32 17 41 50 61 34 35 R85 1 22.1K% 2 V3P3 VCC JT1 1 OE CMOS OSC OUT 25 Mhz R86 33 C47 10UF C48 100NF C49 100NF C50 100NF C51 100NF VCC L2 BEAD330Z 2 5 PHY_XI C52 100NF C53 100NF C54 10UF

键盘和LCD部分的设计

五 硬件设计注意事项 一 CPU复位信号的处理 模式管脚的正确连接 JTAG复位信号的上拉 JTAG输入信号的上拉 信号串扰

硬件设计注意事项 二 多电平电源的设计 外部器件的接口电平 存储器总线接口 存储器等待时间nWAIT

谢谢大家