武汉大学计算机学院
2007-2008学年第一学期2006级《计算机组成原理》
期末考试试题 A卷 答案
__ 学号_______ 班级 ____ _____ 姓名__ _________ 成绩_____ ___ 1．（16分）一浮点数，阶码部分为q位，尾数部分为p位，各包含一位符号位，均用补码表示；该浮点数所能表示的最大正数、最小正数、最大负数和最小负数分别是多少？ 解：
规格化 阶码 规格化浮点数 表数范围 q 1-2-p 2-1 最大正数（Nmax） 2q?1-p (1- 2)×
----- 2-1 最小正数（Nmin） ?2q-12×2
2 最大负数（-Nmin） -（2-1+2-p） ----- ?2q-1-p-（2+2）×2
q 最小负数（-Nmin） - 1 - 2 2q?1-1×2
2． 在一个具有四体低位多体交叉的存储器中，如果处理器的访存地址为以下十进制。求该存储器比单体存储器的平均访问速率提高多少？（忽略初启时的延迟）
（1）1、2、3、…… 32 （10分） （2）2、4、6、…… 32 （10分） 解：设存储器的访问周期为T。
（1）四体低位多体交叉的存储器访问的情况如下：
1、 2、3 所需时间 = T ； 4、 5、 6、7 所需时间 = T ； 8、 9、10、11 所需时间 = T ； 12、13、14、15 所需时间 = T ； 16、17、18、19 所需时间 = T ； 20、21、22、23 所需时间 = T ； 24、25、26、27 所需时间 = T ； 28、29、30、31 所需时间 = T ； 32 所需时间 = T ；
四体低位多体交叉的存储器访问所需时间=9T; 单体存储器访问所需时间=32T； 所以平均访问速率提高：32/9倍
（2）四体低位多体交叉的存储器访问的情况如下：
2 所需时间 = T ； 4、 6 所需时间 = T ； 8、 10 所需时间 = T ； 12、14 所需时间 = T ； 16、18 所需时间 = T ； 20、22 所需时间 = T ； 24、26 所需时间 = T ； 28、30 所需时间 = T ； 32 所需时间 = T ；
四体低位多体交叉的存储器访问所需时间= 9T; 单体存储器访问所需时间=16T； 所以平均访问速率提高：16/9倍 3．（20分）假定指令格式如下：
15 12 11 10 9 8 7 0 OP × I × D/I A
其中：
D／I为直接／间接寻址标志，D／I＝0表示直接寻址，D／I＝1表示间接寻址。 Bit10＝1：变址寄存器I寻址；
设有关寄存器的内容为 (I)=063215Q 试计算下列指令的有效地址。 （Q表示八进制） (1) 152301Q (2) 140011Q 解：
(1) 152301Q＝1 101 010 011 000 001
因为Bitl0(I)＝1，故为变址寄存器寻址，EA＝(I)+A＝063215+301＝063516Q。 (3) 140011Q＝1 100 000 000 001 001
因为D／I＝0，故为直接寻址，EA＝A＝011Q。
4. 已知某运算器的基本结构如图所示，它具有＋(加)、－(减)、和Ｍ(传送)三种操作。
(1) 写出图中1～12表示的运算器操作的微命令；（6分） (2) 设计适合此运算器的微指令格式；（6分）
(3) 指令DDA的功能是计算R1、R2和R3三个寄存器的和，若进位C＝0，则R1＋R2→R2；若进位C＝1，则R1＋R2＋R3→R2，画出指令DDA的微程序流程图，并列出微操作序列（取指令流程不写，取指令微指令安排在0号单元中）；（6分） （4）设下址地址为5位，将微程序流程图安排在1～3号单元里；（6分）
BUS 1 ALU 2 3 锁存器Ａ 锁存器B 4 5 7 6 8 9 R1 R2 R3 10 11 12 图 运算器的基本结构
解：(1) 图中1～12表示的运算器操作的微命令分别为：
1： ＋ 2：－ 3：M
4：R1→A 5：R2→A 6：R3→A 7：R3→B 8：R2→B 9：R1→B 10：BUS→R1 11：BUS→R2 12：BUS→R3
(2) BUS→R1、BUS→R2 、BUS→R3 (从数据通路来看是相容的，但从操作来看是相斥的，所以还是放在一个字段中)。因此，此运算器的微指令格式如图。
×× ×× ×× ×× 00：不操作 00：不操作 00：不操作 00：不操作 01：＋ 01：R1→A 01：R1→B 01：BUS→R1 10：－ 10：R2→A 10：R2→B 10：BUS→R2 11：M 11：R3→A 11：R3→B 11：BUS→R3
(3) 指令DDA的微程序流程图如图：
取指令
R1＋R2→R2 R1→A，R2→B，＋，BUS→R2
R2＋R3→R2 R2→A，R3→B，＋，BUS→R2
N
Y C＝0 (4) 设下址地址为5位，控制字段为1为P，P＝0时为顺序控制；P＝1时由C修改微地址的μAR0，微地址安排如下。
00000 取指令
00010 R1→A，R2→B，＋，BUS→R2 1 00000
00001 R2→A，R3→B，＋，BUS→R2 0 00000
N
Y C＝0
5．有4个中断源D1、D2、D3、D4，它们的中断优先级和中断屏蔽码如表所示，其中“1”表示该中断源被屏蔽，“0”表示该中断源开放。假设从处理机响应中断源的中断服务请求到运行中断服务程序中第一次开中断所用的时间为1微秒，其他中断服务时间为10微秒。
中断源 D1 D2 D3 D4 中断优先级 1 （最高） 2 （第二） 3 （第三） 4 （最低） 中断屏蔽码 1 1 0 0 0 1 0 1 1 0 1 0 1 0 1 1
(1) 处理机在0时刻开始响应中断请求，这时4个中断源都已经申请中断服务，画出中断响应及处理的示意图。 （10分）
(2) 处理机在0时刻开始响应中断请求，这时中断源D3和D4已经申请中断服务，在处理中断D4时D1和D2又同时申请中断服务，画出中断响应及处理的示意图。 （10分）
[解] (1)
D4 D3 D2 D1 主程序 D1、D2、D3、D4同时请求
(2)
D4 D3 D2 D1 主程序 D3、D4同时请求 D1、D2同时请求
《计算机组成原理》期末考试试题及答案
