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16，则进位输出产生一个高电平。
4、计数器的实现图形
5、实验的分析与说明
由于是进制计数器，计数器从0计数到16。，当计数值为16时，计数器置零，输出进位1，图形开始发生变化。cnt_out为进位输出，mid_16为计数器。
（三） 串行移位输出器的设计
1、串行移位输出器的定义和功能
串行移位输出器主要是实现数据的移位位的移位输出功能。在后续的综合实验中，对于解帧器，数据可由串行移位输出器输出有很重要的作用。
2、串行移位输出器的实现方法
首先载入一个用于移位的二进制序列；然后判断时钟的变化，当碰到上升沿时，产生触发进行序列的移位，每次移位后，后面补新输入数据。本实验实现14位的串行移位。
3、串行移位输出器图形
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4、实验的分析与说明
图中，clk_576为输入时钟，datin为伪码发生器的伪码输入，mid为14位移位缓存器，datout为移位输出。每一个时钟周期，将mid的值左移一位，最高位的值移到datout，低13位移位到高13位，最低位输入下一位伪码发生器传送来的数据。
移位输出可以设计为14个D触发器级联,最后生成模块，但是这样太繁琐，定义一个多位的缓存寄存器会减少很大代码量。
（四） 伪码发生器的设计
1、伪码发生器定义
所谓“随机码”，就是无论这个码有多长都不会出现循环的现象，而“伪随机码”在码长达到一定程度时会从其第一位开始循环，由于出现的循环长度相当大。
2、伪码发生器功能
对于一个二进制序列，指定表头和移位的方向，将原来的序列沿移位方向移一个数据位，然后从原来的数据位中取出相应位的数值进行异或操作，在将结果放到表头，得到伪码序列。在进行信号检测时有很重要的作用，因为其特性与高斯白噪声非常相似。
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3、伪码发生器的实现
本实验要做伪码特征方程为伪码发生器。先将二进制序列移位，然后在新的序列中取出在原来序列中对应的数据位的数值，在将取出的数值进行异或运算，最后将得到的结果放到表头。
n阶
n n-1 n-2 ................ 3 2 1
从图中可以看到，该移位寄存器是将各寄存器的输出值抽出来，在外部进行异或运算之后再将该值反馈到输入端。
4、伪码发生器的仿真图形
5、实验的分析与说明
在时钟的控制下，寄存器的控制信号由上一级向下一级传递。根据实验要求的特征方程x?x?x?1，所以要定义一个10位的移位寄存器，在开始时随便将其赋值，然后将其第9位、第7位和第3以及左后一位进行异或，将所得的值作为反馈存入移位寄存器的最低为作为下面的输入，然后相应的就会将最高为输出，如此循环，即可实现伪码发生器的功能，产生相应的数据。实验要求数据速率是8Kb/s,系统时钟为8KHz，并利用该时钟信号去控制移位寄存器产生实验
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设计中所需要的伪随机信号。
（五） QPSK I/Q调制器的设计
1、QPSK I/Q调制器的功能和作用
QPSK技术的性能分析。QPSK技术具有抗干扰能力强，误码性能好，频谱利用率高，等优点。
I为同相分量，Q为正交分量。 正交调幅信号QAM有
两个相通频率的载波，但是相位相差90度。一个信号叫I信号，另一个信号叫Q信号。从数学角度将，一个信号可以表示成正弦，另一个表示成余弦。两种被调制的载波在发射时已被混和。到达目的地后，载波被分离，数据被分别提取然后和原始调制信息相混和。从传输线角度来看，I/Q信号是一种双线传输模式，能量主要集中在两线之间。与外界关系不大。以此可以抗击共模干扰。当然，双线间回路面积要小些。
2、QPSK I/Q调制器的实现方法
简单的说就是数据分为两路，分别进行载波调制，两路载波相互正交。正交信号就是两路频率相同，相位相差90度的载波，一般用sin和cos，与I，Q两路信号分别调制后一起发射，从而提高频谱利用率，但在数字调制中我们是用时钟信号近视提取，分为两路。
3、 QPSK I/Q调制器的仿真实现图
4、 实验的分析与说明
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图中，clk_576为伪码发生器的输入时钟，每个周期输出一位伪码，所生成的伪码序列如波形datin所示。在每个时钟的下降沿对伪码输出波形采样，采样两次后更新iq_mo的值，采样第一次的值存入iq_mo[1]，第二次的值存入iq_mo[0]，这样就形成了I/Q两路信号。由图中可以看出，datin的信息全部转化成了I/Q两路的信息。
在这个实验中，采样点的选择是关键，由于伪码的生成是选用上升沿触发，假如采样上升沿采样，会产生竞争冒险，使I/Q两路信号产生毛刺。为了减少竞争冒险，延迟半个周期进行采样，在时钟周期的下降沿进行采样，减少了大量的毛刺，提高了I/Q两路信号的准确度。
（六） QPSK I/Q解调器的设计
1、 QPSK I/Q解调器的功能
QPSK I/Q解调器的功能是还原I/Q调制信号，以使信息准确无误的被还原出
来，达到预期的效果和功能。
2、QPSK I/Q解调器的的实现
QPSK I/Q解调器的的实现是QPSK I/Q调制器的逆过程，即在时钟脉冲下实现数据的提取，从而实现并串转换，还原出原始数据。由于I/Q解调模块还附带有中频解调的功能，所以需要用到的时钟为中频调制载波频率的4倍频，为了减少程序的复杂性，I/Q两路的解调直接采用基带频率的64倍频，即为36.864MHz。显然，如果由实验板的50MHz直接分频输出36.864MHz，得到的实际时钟精度不符合要求，所以需要将原来的50MHz先倍频，再进行分频，这样能提高时钟的精度。
本实验采用quartus ii自带的alt_pll模块，对原始时钟信号进行4倍频，即
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qpsk调制解调 - 基于fpga - 图文
