Pentium微处理器内部寄存器

Pentium微处理器的内部寄存器

Pentium是Intel公司于1993年3月推出的第五代80X86系列微处理器，简称P5或80586，中文译名为“奔腾”。与其前辈80X86微处理器相比，Pentium采用了全新的设计，它有64位数据线和32位地址线，但依然保持了与其前辈80X86的兼容性，在相同的工作方式上可以执行所有的80X86程序。

Pentium的内部结构如图所示。它主要由执行单元、指令Cache、数据Cache、指令预取单元、指令译码单元、地址转换与管理单元、总线单元以及控制器等部件组成。其中核心是执行单元(又叫运算器)，它的任务是高速完成各种算术和逻辑运算，其内部包括两个整数算术逻辑运算单元(ALU)和一个浮点运算器，分别用来执行整数和实数的各种运算。为了提高效率，它们都集成了几十个数据寄存器用来临时存放一些中间结果。这些功能部件除地址转换和管理单元与80386/80486保持兼容外，其他都进行了重新设计。

1) 超标量体系结构和指令流水线

Pentium由“U”和“V”两条指令流水线构成超标量流水线结构，其中每条流水线都有自己的ALU、地址生成逻辑和Cache接口。这种双流水线技术可以使两条指令在不同流水线中并行执行。

图 Pentium微处理器的内部结构

每条流水线又分为指令预取PF、指令译码(一次译码)D1、地址生成(二次译码)D2、指令执行EX和回写WB共5个步骤。图给出了Pentium的指令流水线操作示意。

图 Pentium指令流水线操作示意图

当第一条指令完成指令预取，进入第二个操作步骤D1，执行指令译码操作时，流水线就可以开始预取第二条指令；当第一条指令进入第三个步骤D2，执行地址生成时，第二条指令进入第二个步骤D1，开始指令译码，流水线又开始预取第三条指令；当第一条指令进入第四个步骤EX，执行指令规定的操作时，第二条指令进入第三个步骤D2，执行地址生成，第三条指令进入第二个步骤D1，开始指令译码，流水线又开始预取第四条指令；当第一条指令进入第五个步骤WB，执行回写操作时，第二条指令进入第四个步骤EX，执行指令规定的操作，第三条指令进入第三个步骤D2，执行地址生成，第四条指令进入第二个步骤D1，开始指令译码，流水线又开始预取第五条指令。

这种流水线操作并没有减少每条指令的执行步骤，5个步骤哪一步都不能跳越。但由于各指令的不同步骤之间并行执行，从而极大地提高了指令的执行速度。从第一个时钟开始，经过5个时钟后，每个时钟都有一条指令执行完毕从流水线输出。在这种理想情况下，Pentium的超标量体系结构每个时钟周期内可执行两条整数指令(每条流水线执行一条指令)。

2) 重新设计的浮点运算部件

Pentium的浮点运算部件在80486的基础上作了重新设计，采用了超流水线技术，由8个独立执行部件进行流水线作业，使每个时钟周期能完成一个浮点操作(或两个浮点操作)。采用快速算法可使诸如ADD、MUL和LOAD等运算的速度最少提高3倍，在许多应用程序中利用指令调度和重叠(流水线)执行可使性能提高5倍以上。同时，这些指令用电路进行固化，用硬件来实现，使执行速度得到更大提高。

3) 独立的指令Cache和数据Cache

Pentium片内有两个8KB的超高速缓存器，一个是指令Cache，一个是数据Cache。转换后备缓冲器TLB(Translation Look-aside Buffer)的作用是将线性地址转换为物理地址。这两种Cache采用32×8线宽，是对Pentium的64位总线的有力支持。指令和数据分别使用不同的Cache，使Pentium中数据和指令的存取减少了冲突，提高了性能。

Pentium的数据Cache有两种接口，分别与U和V两条流水线相连，以便能在相同时刻

向两个独立工作的流水线进行数据交换。当向已被占满的数据Cache中写数据时，将移走当前使用频率最低的数据，同时将其写回内存，这种技术称为Cache回写技术。由于CPU向Cache写数据和将Cache释放的数据写回内存是同时进行的，所以采用Cache回写技术将节省处理时间。

4) 分支指令预测。

Pentium提供了一个称为BTB(Branch Target Buffer)的小Cache来动态地预测程序的分支操作。当某条指令导致程序分支时，BTB记忆下该条指令和分支的目标地址，并用这些信息预测该条指令再次产生分支时的路径，预先从该处预取，保证流水线的指令预取步骤不会空置。这一机构的设置，可以减少在循环操作时对循环条件的判断所占用的CPU的时间。

5) 采用64位外部数据总线

Pentium芯片内部ALU和通用寄存器仍是32位，所以还是32位微处理器，但它同内存储器进行数据交换的外部数据总线为64位，使两者之间的数据传输速度可达528MB/s。此外Pentium还支持多种类型的总线周期，在突发方式下，可以在一个总线周期内读入256B的数据。

2. Pentium的外部引脚

Pentium芯片有168个引脚，这些引脚信号线也即Pentium CPU总线，分为三大类： 总线接口引脚、处理器控制引脚、调试与测试引脚。

1) 总线接口信号

Pentium的总线接口信号如表所示。这些引脚信号包括用于管理访问外部存储器和I/O端口必须的地址、数据和总线周期控制信号，以及Cache控制信号。

表 总线接口信号 类 型 号 数据信号 PCHK BUSCHK 符 号 A31～A3 AP 地址奇偶校验 地址奇偶校验出错 功 能 地址总线。用于指明某一8字节(64位)单元地址 方 向 输出 输出 输出 输出 地址信APCHK BE~BE70 字节允许。用于指明访问8字节中的哪些字节 D63～D0 数据总线。D63～D56、D7～D0分别是最高和最低有效输入/输出 输入/输出 输出 输出 数据奇偶校验引脚。分别对应数据的8个字节 数据奇偶校验允许 数据奇偶校验状态指示。低电平表示有奇偶校验错 总线检查 DP7～DP0 字节 PEN 输入 总线周期 号 LOCKM/IO BRDY ADS 地址状态。它有效表明地址和总线定义信号是有效的 突发就绪。表明当前周期已完成 数据/控制周期指示。用来区分数据和控制周期 写/读周期指示。用来区别读还是写周期 存储器/IO周期指示。用来区分存储器和IO周期 分离周期。表示未对齐操作锁定期间有2个以上的周期被锁定 Cache输出信号，指示当前Pentium周期可对数据进行缓存 总线锁定。它有效表明Pentium正在读—修改—写周期中运行，在读与写周期间不释放外部总线，即独占系统总线 输出 输出 输出 输出 输出 输出 输出 输出 D/C W/R 控制信SCYC CACHE Cache 控制信号 PWT PCD KENNA WB/WTEWBE 页面通写。PWT=1表明写操作命中时既要写Cache，也要写内存 页面Cache禁止。PCD=1时禁止以页为单位的Cache操作 Cache允许。用来确定当前周期所传送的数据是否 能用于高速缓存 下一地址，用于形成流水线式总线周期 回写/通写 外部写缓冲器空 输出 输入 输入 输入 输出 输入 D63～D0是Pentium的64位双向数据总线。A31～A3和

BE~BE70构成32位地址总线，以

BE~BE70则用BE0对应数据

提供存储器和I/O端口的物理地址。A31～A3用于确定一个8字节单元地址，

于指明在当前的操作中要访问8字节中的哪些字节。Pentium微处理器规定：

BEBEBEBE线D7～D0；1对应数据线D15～D8；2对应数据线D23～D16；3对应数据线D31～D24；4对应数据线D39～D32；D56。

Pentium微处理器的地址线没有设置A2、A1和A0引脚，但可由

BE

5对应数据线D47～D40；

BE6对应数据线D55～D48；

BE7对应数据线D63～

BE~BE70这8个字节使

能信号产生，为保持与前辈80X86的兼容性，还应产生BHE信号。

D/C(数据/控制)、W/R(写/读)、M/IO(存储器/IO)是总线周期定义的基本信号，这3个信号的不同组合可以决定当前的总线周期所要完成的操作，如表所示。这些操作的意义将在有关章节加以介绍。

表 总线周期定义 M/IO D/C W/R 启动的总线周期 中断响应周期 停机/暂停 I/O读周期 I/O写周期 微代码读周期 Intel公司保留 存储器读周期 存储器写周期 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 2) 处理器控制信号

处理器控制信号如表所示。包括时钟、处理器初始化、FRC、总线仲裁、Cache窥视、中断请求、执行跟踪、数字出错和系统管理等信号。

表 处理器控制信号 类 型 符 号 时钟 CLK 功 能 时钟输入信号。为CPU提供内部工作频率 行程序 初始化。INIT的作用类似于RESET信号，不同之处是它在进行处理器初始化时，将保持片内Cache、写缓冲器和浮点寄存器的内容不变 FRC FRCM IERR方 向 输入 输入 输入 RESET 复位。高电平强制Pentium从已知的初始状态开始执初始化 INIT 功能冗余检查方式 内部出错 总线保持请求。它有效时，表示请求Pentium交出总线控制权 输出 输出 输入 输出 总线仲HOLD HLDA