实验三 分频器
一、实验目的
1、掌握分频器的设计原理； 2、用HDL语言设计分频器。 二、实验原理
分频器与计数器类似，也是要对时钟脉冲进行计数，但其输出的不是对时钟脉冲个数的计数值，而是其频率与时钟的频率成固定比例关系的脉冲信号。整数分频是所有分频器中最简单，最容易实现的。我们只需要通过计数器计数就完全可以实现。如整数N分频，就可以通过待分频的时钟触发计数器计数当计数从0计数到N/2-1时，输出时钟进行反转，并使计数器在下一个时钟从0开始重新计数，如此循环就可以实现任意的等占空比或占空比近似为50%的整数分频。图2-12就是一个占空比为50%的6分频器的仿真波形。
图2-12 占空比为50%的6分频器波形
三、实验内容
设计一个分频输出信号的占空比近似为50%的分频器，将50MHz输入时钟分频为1Hz时钟。四、实验步骤 （1）实验程序 Program LIBRARY IEEE; USE IEEE.std_logic_1164.all; USE IEEE.std_logic_unsigned.all; ENTITY exp1 IS GENERIC(n:INTEGER :=50000000); PORT(clk:in std_logic; f_out: out std_logic); END exp1; ARCHITECTURE example3 OF exp1 IS SIGNAL sel:INTEGER RANGE 0 TO n-1 :=0; BEGIN PROCESS(clk) BEGIN IF clk'event and clk='1' THEN IF sel>n-2 THEN sel<=0; ELSE IF sel>=n/2 THEN f_out<='1'; ELSE f_out<='0'; END IF; sel<=sel+1; END IF; END IF; END PROCESS; END example3; （2）仿真结果 由于仿真时间最大为1微秒，所以这里以6分频为例
（3）仿真分析
从输出可以看出波形可以看出，输出的波形较输入波形的频率降低，占空比为50% （4）管脚配制
为了方便观察结果，这里将输出端口设定在LED上，管脚表如下：
（5）实操结果
可以观察到LED灯1s一闪
可编程逻辑器件实验EDA-分频器
