第5章-Verilog HDL语法规范（第10讲）-5.10 - 图文

Verilog HDL语言规范

Verilog HDL行为描述语句

本部分介绍行为描述语句。通过行为级建模把一个复杂的系统分解成可操作的若干个模块，每个模块之间的逻辑关系通过行为模块的仿真加以验证。同时行为级建模还可以用来生成仿真激励信号，对已设计模块进行仿真验证。

Verilog HDL行为描述语句--过程语句过程分配用于更新reg，integer，time，real，realtime和存储器数据类型。对于过程分配和连续分配来说，有下面的不同之处：

?连续分配

连续分配驱动网络。只要一个输入操作数的值发生变化，则更新和求取所驱动网络的值。?过程分配

在过程流结构的控制下，过程分配更新流结构内变量的值。

Verilog HDL行为描述语句--过程语句过程分配的右边可以是求取值的任何表达式。左边应该是一个变量，它接收右边表达式分配的值。过程分配的左边可以是下面的一种格式：

?reg、integer、real、realtime或者time数据类型分配给这些数据类型所引用的名字。

?reg、integer、real、realtime或者time数据类型的位选择分配到单个的比特位

Verilog HDL行为描述语句--过程语句?reg、integer、real、realtime或者time数据类型的部分选择一个或者多个连续的比特位的部分选择。?存储器字存储器的单个字

?任何上面的并置（连接）或者嵌套的并置（连接）

上面四种形式的并置或者嵌套的并置。这些语句对右边的表达式进行有效的分割，将分割的部分按顺序分配到并置或者嵌套并置的不同部分中。