【第一章】
1、FPGA芯片的发展主要体现在哪几个方面？未来的发展趋势是什么？
(1) 大容量、低电压、低功耗 (2) 系统级高密度
(3) FPGA和ASIC出现相互融合。 (4) 动态可重构
2、EDA技术的优势是什么？
缩短开发周期，有各类库的支持，简化逻辑设计，有利于设计文档的管理，能仿真测试，开发者有自主权，将所有开发环节纳入统一的自顶向下的设计中，有效的利用了计算机的自动设计能力。
3、EDA的设计流程包括哪几个环节？
①设计输入（原理图/HDL文本编辑） ②综合 ③ FPGA/CPLD 适配 ④ 时序仿真与功能仿真 ⑤FPGA/CPLD编程下载 ⑥FPGA/CPLD器件电路硬件检测。
4、硬件描述语言的种类有哪些？
VHDL 、Verilog HDL、SystemVerilog、System C 等 5、自顶向下设计方法的优点是什么？
过程大部分由计算机完成，可植性强，便于系统的优化和升级，以及对模型进行及时的修改，以改进系统或子系统的功能，更正设计错误，提高目标系统的工作速度，减小面积耗用，降低功耗和成本等。在EDA
技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。高效，高稳定性，省时省力，成本较低。
6、ip核可分为哪几类？ ①软IP 、②固IP、③硬IP
7、ip在EDA技术的应用和发展中的意义是什么？
IP就是将某些功能固化，而当EDA设计也需要这些功能的时候，就可以直接将植入了此功能的IP拿过来直接用，而不用再重新设计。这样既可以提高效率又可以减少设计风险。IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。
8、EDA的概念 Electronic Design Automation，电子设计自动化。
简单一点 EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言完成设计文件，然后由计算机自动地完成逻辑编译，化简，分割，综合，优化，布局，布线和仿真，直至对于特定目标芯片的适配编译，逻辑映射和编程下载等工作。
9、VHDL与verilog的优缺点的对比
Verilog代码简明扼要，操作灵活方便，使用简单，有效的简化了设计过程。Vhdl语句严谨，有很好的行为级描述能力和系统级描述能力。缺点是代码过于冗长，对数据类型匹配要求过
于严格，对版图级，管子级的描述几乎不支持。 【第二章】
1、可编程逻辑器件经历哪些发展过程？
PLD,PLA,PAL,GAL，EPLD，CPLD/FPGA 2、Altera公司的PLD芯片主要有哪些系列？
按照推出的先后顺序：Classic 、MAX、FLEX、APEX、ACEX、APEX 2、Cyclone/2/3/4、
MAX2、Stratix-1/2/3/4/6. 3、FPGA的配置方式有哪些？
PS（被动串行）、PPS（被动并行同步）、PPA（被动并行异步）、PSA（被动串行异步）、JTAG
模式、AS（主动串行） 【第三章】
1、verilog中标示符的命名规则是什么？ a.标识符
Verilog HDL中的标识符（Identifier）是由任意字母、数字、$符号和_（下划线）符号的组
成的字符序列，但标识符的第一个字符必须是字母或者下划线。此外，标识符是区分大小写
的。
转义表示符（Escaped Identifier）为在标识符中包含任何可打印字符提供了一条途径。转义
标识符\\（反斜线）符号开头，以空白结尾（空白可以是空格、制表符或换行符）。在转义标
识符中，反斜线和结束空格并不是转义标识符的一部分。
Verilog HDL语言中定义了一系列保留标识符，叫做关键词，仅用于表示特定的含义。注意
只有小写的关键词才是保留字。
指导原则：不能用大小写混用字符串表示关键词，也不能把转义的关键词作为标识别符。
b.注释
在Verilog HDL中有2种形式的注释： /*開始，直到*/
//第二种形式：到本行结束为止 c.格式
Verilog HDL是大小写敏感的，也就是说，字符相同而字体（大小写）不同的两个标识符是
不同的。此外，Verilog HDL语句的格式很自由，即语句结构既可以跨越多行编写，也可以
在一行内编写。空白（空白行、制表符和空格）没有特殊含义。 指导原则：行的长度必须小于132个字符。 2、端口模式有哪些？
1、INPUT2、OUTPUT3、INOUT双向端口 3、Verilog中有哪些基本的数据类型？ Reg，wire，parameters，integer
4、在时序模块中，同步复位和异步复位有什么区别？
所谓同步复位是指当复位信号发生变化时，并不立刻生效，只有当有效时钟沿采样到已变化的复位信号后，才对所有寄存器复位。同步复位的应用要点如下： 指定同步复位时，always的敏感表中仅有时钟沿信号，仅仅当时钟沿采到同步复位的有效电平时，才会在时钟沿到达时刻进行复位操作。
所谓异步复位是指当复位信号有效沿到达时，无论时钟沿是否有效，都会立即对目标（如寄存器、RAM等）复位。异步复位的应用要点如下：指定异步复位时，只需always的敏感表中加入复位信号的有效沿即可，当复位信号有效沿到达时，无论时钟沿是否有效，复位都会立即发挥其功能。
5、verilog中的时钟过程表述的特点和规律
1.某信号被定义成边沿敏感时钟信号，则posedge A或 negedge A放敏感表中，always结构块中不能再出现信 号A了。
2.若B被定义成对应于时钟的电平敏感异步控制信号，则除 posedge B或negedge B放敏感表中，always块中必须 给出逻辑描述，即表述上是边沿敏感，性能上是电平敏感。
3.若某信号对于时钟同步，则不能出现在敏感信号表中。 4. 敏感表中边沿敏感信号和电平敏感信号不能同时出现。 【第五章】
1、简述阻塞式赋值和非阻塞式赋值的区别 =，立即；<=过程结束 （1）同一个块程序中：阻塞赋值语句是顺序执行的；非阻塞赋值语句是并行执行的。
FPGA试题
