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3D集成电路技术进展情况报告
早期IEEE院士Saraswat、Rief和Meindl预测，“芯片互连恐怕会使半导体工业的历史发展减速或者止步……”，首次提出应该探索电路的3D集成技术。
2007年9月，半导体工业协会(SIA)宣称：“在未来大约10-15年内，缩小晶体管尺寸的能力将受到物理极限的限制”，因此3D集成的需求变得更加明显。全新的器件结构，比如碳纳米管、自旋电子或者分子开关等，在10-15年内还不能准备好。因此新型组装方法，如3D集成技术再次被提了出来。
存储器速度滞后问题是3D集成的另一个推动因素，众所周知，相对于处理器速度，存储器存取速度的发展较慢，导致处理器在等待存储器获取数据的过程中被拖延。在多核处理器中，这一问题更加严重，可能需要将存储器与处理器直接键合在一起。
3D IC集成技术的拯救
2005年2月，当《ICs Going Vertical》发表时，几乎没有读者认识到发生在3D IC集成中的技术进步，他们认为该技术只是叠层和引线键合，是一种后端封装技术。
今天，3D集成被定义为一种系统级集成结构，在这一结构中，多层平面器件被堆叠起来，并经由穿透硅通孔(TSV)在Z方向连接起来。
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为制造这样的叠层结构，已经开发了很多工艺，下面所列的正是其中的关键技术： 1、TSV制作：
Z轴互连是穿透衬底(硅或者其他半导体材料)而相互电隔离的连接，TSV的尺寸取决于在单层上需要的数据获取带宽； 2、层减薄技术：
初步应用需减薄到大约75~50μm，而在将来需减薄到约25~1μm; 3、对准和键合技术：
芯片与晶圆(D2W)之间，或者晶圆与晶圆(W2W)之间。
通过插入TSV、减薄和键合，3D IC集成可以省去很大一部分封装和互连工艺。然而，目前还未完全明确，这些在整个制造工艺中需要集成在什么位置。似乎对于TSV工艺，可以在IC制造和减薄过程中，经由IDM或晶圆厂获得，而键合可以由IDM实现，也可以在封装操作中由外部的半导体组装和测试提供商(OSATS)实现，但这有可能在技术成熟时发生变化。
在将来很有可能发生的是，3D IC集成技术会从IC制造与封装之间的发展路线发生交叠时开始。
3D IC工艺选择
TSV可以在IC制造过程中制作(先制作通孔，via first)，也可以在IC制造完成之后制作(后制作通孔，via last)。在前一种情况下，前道互连(FEOL)型TSV是在IC布线工艺开始之前制作的，而后道互连(BEOL)型TSV则是在金属布线工
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艺过程中在IC制造厂中实现的。
FEOL型通孔是在所有CMOS工艺开始之前在空白的硅晶圆上制造实现的。使用的导电材料必须可以承受后续工艺的热冲击(通常高于1000℃)，因而只能选用多晶硅材料。在BEOL过程中制造的TSV可以使用金属钨或铜，而且在通常情况下，制作流程处于整个集成电路工艺的早期，以保证TSV不会占据宝贵的互连布线资源。在FEOL和BEOL两种情况下，TSV都必须设计进IC布线之中。 TSV也可以在CMOS器件制造完成之后制作。在键合工艺之前完成，或者在键合工艺之后完成。由于CMOS器件已经制作完成，因此在通孔形成时晶圆不需要再经受高温处理，所以可以使用铜导电材料。很明显，制作这些通孔的空白区域需要在设计芯片时就予以考虑。
如果可以选择，无论是FEOL还是BEOL方案，只要是在晶圆代工厂制作TSV，都是相对简单的选择。BEOL互连层是一个拥有不同介质和金属层的复杂混合体。刻蚀穿透这些层很困难，而且是由不同产品具体决定的。在完整的IC制造之后通过刻蚀穿透BEOL层来制作TSV会阻碍布线通道，增加布线复杂性并增加芯片尺寸，可能会需要一个额外的布线层。既然诸如TSMC(中国台湾省台北)和特许(新加坡)等晶圆厂已宣称他们有意向量产化TSV制造，那么在IC制造工艺中制作通孔将成为一个更切实可行的选择。
3D IC优势
3D集成电路在不同的应用上面表现出不同的优势。得益于其较短和较低的电容互联线，它可以在增强性能的同时降低其功率。例如我们将它应用到逻辑电路的栈储存上，就可以得出相对应的效果。这种电路可以给类似手机的移动应用提供一个较小的整体封装。当更多的小管芯被装配来替代SOC之后，采用这种电路还能提高产量。当电路的单独处理的性能和集成度没被强制执行，三维集成电路就也会允许模拟和数字IP去达到这个目标。出于对其应用目标的考虑，人们对其比较成本和可靠性的讨论莫衷一是。但在这个领域的发展过程中，还会有更大预期的提高。
在接下来的两三年，厂商将主要集中在利用硅互边导电物（SiS）的2.5D方法，这使基于目前方案的内存、传感器和混合信号设计的封装更紧凑、带宽更广
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和集成度更高。SiS有着简单和方便的热管理等优点。其需要的工具则有所增加：检验工具已经延伸到处理新设计规格、管芯内的排列。测试工具有新的性能，就是在堆栈和封包之后，利用设备去测试没有物理访问权限的芯片。现在已经研发出新的抽取模型去提供更精确的TSV建模，布线工具也有着一些额外的封装底层协议、布局和输出性能。
当我们开始讨论全3D这种利用TSV（硅穿孔）去将两个或多个不同的，并也已经过处理的带有有源电路区的管芯连接起来的方法的时候。我们希望第一个应用会是在逻辑电路上的内存和传感器，尤其是逻辑电路上的内存。广泛的I/O标准和通过TSV的驱动在电源管理方面有着非常吸引人的特性。基于设计的硅穿孔的工具的发展延伸也有很大的影响力，与内存BIST一起承担起对堆栈存储器的验证和修复这个重要作用。
尽管这经常被称为大规模的转变，但我们希望在中期那些同类型逻辑分区跨过多样芯片的应用不多。例外的情况是对那些垂直传送的信号会产生一个架构上的优势。其中一个得益在GPU。现实是这些架构将会驱动分配，也会允许利用当前小幅度增强的布局技术执行物理实现。
从长远看来，同类型逻辑管芯3D堆栈的充分利用，或许是为了应对晶体管扩展这个最终目标，这需要对设计流程进行广泛的转变。这包括了设计和仿真技术，这使TSV能够工作在有效电路区域，逻辑和物理设计工具集成在一起去达到管芯许可系统级别的最优化，同时这也会改进热量和功率输送、动力输送、封装设计和建模工具
3D IC 发展趋势
3D IC为未来芯片发展趋势，其全新架构带来极大改变，英特尔即认为，制程技术将迈入3D，未来势必激励技术创新。英特尔实验室日前便宣布与工研院合作，共同合作开发3D IC架构且具低功耗特性的内存技术，此一技术未来将应用在Ultrabook、平板计算机、智能型手机等行动装置，以及百万兆级(Exascale)与超大云端数据中心(Cloud Mega-Data Centers)。
工研院认为，英特尔拥有多项技术专利，与工研院3D IC研发基础相互结合，应可使台湾产业关键自主技术，进一步带动相关产业链发展。
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封测业界认为，近期半导体供应链在投入3D IC研发方面有加速的现象，很多厂商都加入研发的供应链中，包括晶圆厂、封测厂等，在3D IC的研发费用比2010年增加许多，这对发展3D产业是好事，预测3D IC应可望于2013年出现大量生产的情况，应可视为3D IC的量产元年。
日月光指出，在逻辑与内存芯片接合的接口标准即Wide I/O Memory Bus，已于9月底尘埃落定，加入的半导体成员达上百家，如此将有助于加快厂商开发时程，促使3D IC尽早展开量产。
力成2011年完成研发中心及业务部门组织的改造，并且于新竹科学园区建立晶圆级封装、3D IC先进制程及产品研发的实验工厂，同时也开始兴建3D IC先进制程量产工厂。
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3D集成电路技术进展情况报告
