设两浮点数：x?2Ex?Mx，y?2y?My,则
E（1）浮点加减法运算： x?y?(Mx?2Ex?Ey?My)?2y Ex < Ey
Ex ≥ Ey
E 或 = (Mx±My×
Ex?2EyEx)×2（2）浮点乘法运算：
x?y?(Mx?My)?2（3）浮点除法运算：
Ex?Ey
x?y?(Mx?My)?222.浮点加减法运算的步骤：
Ex?Ey
（1）首先是对阶，就是使两个浮点数的阶码取得一致的过程。 通常用加法线路求阶差： ??E?补??Ex?补??Ey??补
若 ?E>0，即Ex >Ey，应将My 右移，每右移一位， ?E-1，直至?E=0为止； 若?E<0，即Ex A.右规条件：运算结果两个尾符S0'S0状态不同，即: NR?S'0?S0?1 右规的操作是尾数右移，阶码加1； B.左规条件：结果非零且为正，尾数最高位M1 =0；或结果为负，尾数最高位M1=1， 即： NL?S'0S0M1?R?0??S'0S0M1 左规的操作是尾数每左移一位，阶码减1。 （4）舍入处理 当尾数右移时，为减少误差，需进行舍入处理。常用的舍入法有“0舍1入法”和“恒置1法”。 （5）最后检测结果是否溢出。 6 浮点数的溢出是指运算结果的阶大于机器所能表示的最大正阶。若溢出，转中断处理或停机。 23.浮点运算流水线： （1）线性流水线时钟周期的确定: τ= Max (τi) +τl =τm +τ （2）K级线性流水线的加速比： Ck = l Tln?k?k = Tkk?(n?1) 28.本章主要的术语、概念。 进位计数制，码制，规格化浮点数，左规，右规，舍入，溢出，机器数，真值，原码，补码，求补，ASCII码，汉字内码，数据校验码，变形补码，浮点运算流水线，加速比。 7 第3章 存储系统 本章的学习目的：了解半导体存储元件的存储机理，由半导体存储器芯片组成主存的工作原理，高速缓冲存储器、多模块交叉并行存储系统和虚拟存储器的基本概念及工作原理，存储系统的层次结构，外存储器的工作原理及硬盘的主要技术指标。 本章要掌握的基本内容： 1.存储器的分类，主要掌握按存取方式分类和按在计算机系统中的作用分类。 2.存储系统的设计目标：在一定的成本下，获得尽可能大的存储容量，尽可能高的存取速度以及可靠性等。 3．存储系统的分级结构 （1）高速缓冲存储器 在计算机系统中用于存放最活跃的程序和数据的高速小容量存储器。 （2）主存储器 用于存放计算机运行期间的大量程序和数据的半导体存储器。 内存储器（简称内存）包括主存储器和高速缓冲存储器，是CPU 能直接访问的存储器。 （3）辅助存储器（外存储器） 存放当前暂不参与运行的程序和数据，需要时再与主存成批交换信息的存储器。例如磁表面存储器（磁盘、磁带）、光盘存储器。（在第7章介绍） 4.主存储器的技术指标 （1）存储容量 主存存储单元的总数，通常用字数或字节数表示。按字节编址的主存，存储容量的单位可用KB、MB、GB、TB等单位表示： 1KB=210 B， 1MB=220 B，1GB=230B， 1TB=240B 熟练掌握容量与地址码位数的关系 （2）存储周期Tmc 两次读/写操作之间所需的最短间隔时间。 Tmc 的单位是ns(纳秒)，1ns=10 s。 当前半导体存储器的Tmc 已小于10ns。 5.MOS静态存储元的组成及其存储二进制数的机理—用双稳态触发器的两个稳定状态表示1和0。 6.冯?诺依曼计算机的工作方式基本特点之一是按给定的地址访问存储器。地址译码通常用双译码的结构。（矩阵X×Y） 7.主存储器与CPU的连接，包括地址线、数据线和控制线的连接。 根据存储器容量的要求，可将若干存储器芯片按位、字、或字位进行扩展，如课本P136图3.25和图3.26所示。 8 -9 所需某种规格存储器芯片数N的计算如下： N?存储器容量存储器字长? 芯片容量芯片位数/单元8.四管、单管动态存储元的存储机理—用电容存储电荷的多少表示1和0。 9.动态存储器的刷新，三种主要的刷新方式。 10.半导体只读存储器的分类： （1）掩膜式只读存储器（MROM） 是由制造厂家把信息“写入”，用户不能修改的存储器片。 （2）（一次性）可编程的只读存储器（PROM） 信息由用户编程写入，但不能“擦除”再写的存储器片。 （3）光可擦可编程的只读存储器（EPROM） 写入信息后可用紫外光擦除，再编程写入的只读存储器。 （4）闪速存储器(Flash Memory)的工作原理及其工作模式 闪速存储器是一种快速电擦除、可改写型的存储器。 11.解决主存与CPU速度不匹配的主要途径： （1）在CPU内部设置多个通用寄存器或加长存储器的字长； （2）采用并行操作的存储器；例如双端口、相联存储器和多模块交叉存储器； （3）在CPU和主存之间插入高速缓冲存储器（Cache）。 12.双端口存储器是指同一个存储器具有两组相互独立的读写控制电路。双端口存储器是用硬件的冗余取得高带宽。在奔腾机中用作数据Cache。 13.多模块交叉存储器 n 多模块交叉存储器的基本原理是：把M=2个容量为L个存储单元的存储器模块进行交 叉编址，使通常按地址自然递增访问存储器的操作依次发生在不同的存储模块中，由于每个存储模块都有自己的读/写电路和地址寄存器、数据缓冲寄存器，就能对不同存储模块同时访问，达到提高存储器工作速度的目的。 多模块交叉存储器的并行操作关键在于各存储模块的交叉编址。设有M个存储器模块，存储模块编号为J（J = 0，1，2，…，(M-1)），每个存储模块容量为L个存储单元，单个模块的单元顺 序 号 为i（i = 0，1，2，…，(L-1)）。则Mj 模块的编址模式为： AMj?m?i?j 例如M=4，则用模4交叉编址 模块号 地址编址序列 最末二位地址状态 M0 0，4，8，…（4i+0）, …4(L-1)+0 00 M1 1，5，9，…（4i+1）, …4(L-1)+1 01 9 M2 2，6，10，…（4i+2）, …4(L-1)+2 10 M3 3，7，11，…（4i+3）, …4(L-1)+3 11 在理想的情况下，每 Tmc（Tmc —存储周期）可读/写一次。 M多模块交叉主存系统是以硬件的冗余和交叉编址技术换取高带宽。 【主存带宽计算举例】设存储器容量为128K字，字长32位，模块数m＝4，分别用顺序方式和交叉方式进行组织。存储周期TMC＝80ns，数据总线宽度为32位，假定总线传送周期T＝15ns。问顺序存储器和交叉存储器的带宽各是多少? 【解】顺序方式和交叉方式读取m＝4个字的信息总量都为 q=32b×4＝128b 顺序存储器和交叉存储器连续读取4个字所需的时间分别为 T1=mTMC=4×80＝320ns=32×10-8(s) T2=TMC+(m-1)τ=80+(4-1)×20＝140ns=14×10-8(s) 顺序存储器和交叉存储器的带宽各是 W1=128/(32×10-8)=4×108(b/s) W2=128/(14×10-8)=9.14×108(b/s) 14.相联存储器 是按内容寻址的存储器，即用某项内容（关键字）作为地址来存取的存储器。 相联存储器主要用于存放Cache 的行标记，虚拟存储器的分段表、页表和快表。 15.高速缓冲存储器(Cache) Cache是介于CPU与主存之间，用于存放当前最活跃的程序块和数据的高速小容量存储器。 Cache实现的工作原理是CPU运行程序的局部性原理，即指CPU执行的程序所使用的存储单元是相对集中或小批簇聚于相邻单元中。 Cache的命中率H是指CPU在Cache中访问到的次数n1与总的访问次数n之比。 H?n1?100% n不命中率（脱耙率）：（1- H） 在有Cache 的主存系统中，CPU访问存储器的平均周期： T A =H×Tcc +(1-H)×T mc 上式中：Tcc —— Cache 的存储周期 Tmc ——主存的存储周期 10
计算机组成与体系结构复习大纲2016
