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1、简述电子设计技术的发展
电子设计技术的发展： 应用SSI数字电路芯片
应用MCU微控制器 or单片机（电子系统智能化）
FPGA/CPLD现场可编程/复杂可编程逻辑器件（EDA基础） 2、图示阵列完成的是什么功能？
3、简述自顶向下的系统设计方法
自顶向下（top-to-down）：基于EDA技术 顶：? 系统功能
向下：系统分为若干功能模块
步骤：1.采用完全独立于目标芯片物理结构的硬件描述语言HDL（Hardware Description Language）,对系统的基本功能（行为）进行描述和定义。 2.多层次仿真，完成功能确认。
3.功能描述——具体目标芯片的网表文件。 4.逻辑映射，布局布线。
5.利用仿真文件进行功能、时序验证——确保系统性能。 4、菊花链下载时，器件位置如何确定？
在串行片数不超出接口的驱动能力时，器件位置由器件识别码确定器件前后芯片内存储器短路
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５、端口模式有几种？ IN OUT INOUT BUFFER 6、简述在系统编程技术的特点
特点：不用编程器，直接在用户的目标系统中或线路板上直接对PLD器件编程 1、装配后编程下载
2、根据需要对系统的硬件功能实时加以修改 3、不改变系统硬件结构情况下，重构逻辑 4、系统不停止工作时进行远程硬件升级 7、简述EDA工具的FPGA/CPLD开发流程
8、设计时怎样选择CPLD和FPGA器件
I/O口定义：资源是否够用
逻辑资源：GLB 查阅宏单元库（门、触发器、计数器、MUX等，约200种） 方程实现部分的估算
资源利用率：（取50%）
9、指出时序电路描述定义方式，给出CLK信号上升沿检测语句 用不完整条件语句定义时序电路
CLK'EVENT AND CLK = '1' risen_edge(CLK) 10、指出端口模式BUFFER与INOUT的不同之处
INOUT： 输入输出端口
BUFFER：只能将输出的数据反馈输入，不能输入外部数据
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11、给出PROM、FPLA、PAL、GAL结构异同点 PROM PLA PAL GAL 与阵列 固定 可编程 可编程 可编程 或阵列 可编程 可编程 固定 固定 输出电路 固定 固定 固定 可组态 12、给出CPLD和FPGA的主要异同 CPLD：基于乘积项，编程 FPGA：基于查找表，配置 13、给出信号、变量的异同点。 数据对象 Signal Variable 基本用法 电路中信号连线 进程中数据存储 适用范围 整个结构体内 进程中使用 赋值表示和特性 <= 进程最后赋值 :=立即赋值 14、列举5条以上VDHL与计算机语言的主要不同之处 VHDL是硬件描述语言，用于硬件器件的设计； 实体定义元件的输入输出接口； 结构体定义元件的行为逻辑功能；
数据对象信号用于描述电路中信号连线； 进程必须由敏感信号的变化来启动； 信号上升下降沿事件监测；
用不完整条件语句定义时序电路；
仿真延时δ、固有延时和传输延时赋值。
15、给出基于EDA工具的FPGA/CPLD开发的4个关键流程 设计输入、综合、适配、编程下载 16、简例说明三种延时
固有延时：B <= A? After 20 ns;
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传输延时：B <= TRSPORT After 20 ns 仿真延时δ
17、简述自顶向下的系统建模及层次结构设计方法
EDA自顶向下（TOPDOWN）设计方法： 顶：系统行为模型――顶层器件；
向下：系统逐层分为子系统――元件和子元件。 硬件抽象级的模型：
◇ 系统级（system）——描述系统级行为功能和体系结构模型； ◇ 算法级（algorithm）——描述算法结构实现和运行模型； ◇ RTL级（Register Transfer Level）——描述数据数动模型; ◇ 门级（gate-level）——描述逻辑门以其之间的连接模型;
◇ 开关级（switch-level）——描述器件和存储节点以其之间连接模型。 层次结构设计：
顶层系统（器件）设计，将系统向下分解为子系统（元件）；
对系统进行功能（行为和算法）描述、定义和仿真，顶层逻辑电路及其HDL编程； 子系统（元件）设计，如果需要，可将子系统逐层向下分解；
为子系统（元件）；进行逻辑功能描述、定义和仿真，下层逻辑电路及其HDL编程； 对器件和元件HDL程序进行综合，生成RTL逻辑电路，进行逻辑功能和时序仿真和验证；
目标器件适配，引脚锁定，时序仿真验证，生成目标芯片网表文件； 编程下载或配置，硬件调试和验证。 18、简述CPLD编程和FPGA配置的主要异同
CPLD编程：基于非挥发存储技术编程，利用ISP或JTAG接口下载设计文件。
FPGA配置：基于SRAM查找表的编程单元，利用FPGA的在线可重配置（ICR）特性，下载设计文件，每次上电，需重新配置。
19、给出“自顶向下”设计流程的优点（不少于4个）
设计人员不受芯片结构的约束，进行最适应市场需求的设计，避免再设计风险，缩短产品的上市周期。
设计成果的再利用得以保证。(IP)
采用结构化开发手段，一旦系统基本功能结构确定，可以实行多人、多任务并行工作方式。
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选择实现系统的目标器件的类型、规模，硬件结构的自由度更大。
20、在进程中，是否允许同一信号有多个驱动源（赋值源）？例如： SINGAL A, B, C, Y, Z: INTEGER; ……
PROCESS (A, B, C) BEGIN
Y <= A + B; Z <=C – X; Y <= B;
END PROCESS;
其中Y多次赋值，Y有结果吗？简述理由。
在进程中，可以允许同一信号有多个赋值源，即Y允许多次赋值，Y的最终结果为B。 当进程被启动后，信号赋值将自上而下顺序执行，但第一项赋值不会发生，因为Y的最后一项驱动源是B，因此Y被赋值B。
21、用MAX+PLUSⅡ仿真时，如何将仿真结果从默认的二进制改为十进制显示？ 在Value一栏双击，就会出现Enter Group对话框，其中BIN为二进制；DEC为十进制；OCT为八进制；HEX为十六进制。选中DEC，并确认即可。 22、VHDL中有哪几种主要的并行语句？
①进程语句；②块语句；③并行信号赋值语句；④元件例化语句；⑤生成语句；⑥并行过程调用语句
23、VHDL中基本的顺序语句有哪些？
①（变量）赋值语句；②流程控制语句；③等待语句；④子程序调用语句；⑤返回语句；⑥空操作语句。
24、在MAX+PLUSⅡ中，如何查找低速的目标芯片？
在选择芯片时，将Show Only Fastest Speed Grades复选框中的勾号去掉。 25、在MAX+PLUSⅡ中，保存文本文件时，对文件名及存储路径有何要求？ 文件名必须与实体名一致，且文件名中不可出现空格和中文字符；文件的存储路径中
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PLC期末考试试题和答案
