第6章 基本数字逻辑单元HDL描述（第5讲） - 图文

基本数字逻辑单元HDL描述

基本数字逻辑单元HDL描述--有限自动状态机HDL描述有限自动状态机FSM（Finate State Machine）的设计是复杂数字系统中非常重要的一部分，是实现高效率高可靠性逻辑控制的重要途径。

?大部分数字系统都是由控制单元和数据单元组成的。?数据单元负责数据的处理和传输，而控制单元主要是控制数据单元的操作的顺序。

?在数字系统中，控制单元往往是通过使用有限状态机实现的，有限状态机接受外部信号以及数据单元产生的状态信息，产生控制信号序列。

有限自动状态机HDL描述--FSM设计原理有限状态机可以由标准数学模型定义。此模型包括一组状态、状态之间的一组转换以及和状态转换有关的一组动作。有限状态机可以表示为：

M?(I,O,S,f,h)

其中：

S?{Si}表示一组状态的集合

I?{Ij}表示一组输入信号O?{Ok}表示一组输出信号

f(Si,Ij):S?I?S为状态转移函数h(Si,Ij):S?I?O为输出函数

有限自动状态机HDL描述--FSM设计原理从上面的数学模型可以看出，如果在数字系统中实现有限状态机，则应该包含三部分：

?状态寄存器；?下状态转移逻辑；?输出逻辑。

有限自动状态机HDL描述--状态定义及编码规则状态变量定义的Verilog HDL描述

reg[2:0] present_state,next_state;

parameter s0=3’b000, s1=3’b001, s2=3’b010, s3=3’b011, s4=3’b100;