P1=c1’⊕b4’⊕b3’⊕b1’ P2=c2’⊕b4’⊕b2’⊕b1’ P3=c3’⊕b3’⊕b2’⊕b1’
如果收到的汉明码为1100100，则p3p2p1=011，说明代码有错，第3位（b4’）出错，有效信息为：1100
如果收到的汉明码为1100111，则p3p2p1=111，说明代码有错，第7位（b1’）出错，有效信息为：0110
如果收到的汉明码为1100000，则p3p2p1=110，说明代码有错，第6位（b2’）出错，有效信息为：0010
如果收到的汉明码为1100001，则p3p2p1=001，说明代码有错，第1位（c1’）出错，有效信息为：0001
19. 已经接收到下列汉明码，分别写出它们所对应的欲传送代码。
（1）1100000（按偶性配置） （2）1100010（按偶性配置） （3）1101001（按偶性配置） （4）0011001（按奇性配置） （5）1000000（按奇性配置） （6）1110001（按奇性配置）
解：（一）假设接收到的汉明码为C1’C2’B4’C3’B3’B2’B1’，按偶性配置则：
P1=C1’⊕B4’⊕B3’⊕B1’
P2=C2’⊕B4’⊕B2’⊕B1’ P3=C3’⊕B3’⊕B1’
（1）如接收到的汉明码为1100000， P1=1⊕0⊕0⊕0=1 P2=1⊕0⊕0⊕0=1 P3=0⊕0⊕0=0
P3P2P1=011，第3位出错，可纠正为1110000，故欲传送的信息为1000。 （2）如接收到的汉明码为1100010， P1=1⊕0⊕0⊕0=1 P2=1⊕0⊕1⊕0=0 P3=0⊕0⊕0=0
P3P2P1=001，第1位出错，可纠正为0100010，故欲传送的信息为0010。 （3）如接收到的汉明码为1101001， P1=1⊕0⊕0⊕1=0 P2=1⊕0⊕0⊕1=0 P3=1⊕0⊕1=0
P3P2P1=000，传送无错，故欲传送的信息为0001。
（二）假设接收到的汉明码为C1’C2’B4’C3’B3’B2’B1’，按奇性配置则：
P1=C1’⊕B4’⊕B3’⊕B1’⊕1 P2=C2’⊕B4’⊕B2’⊕B1’⊕1 P3=C3’⊕B3’⊕B1’⊕1
（4）如接收到的汉明码为0011001， P1=0⊕1⊕0⊕1⊕1=1 P2=0⊕1⊕0⊕1⊕1=1 P3=1⊕0⊕1⊕1=1
P3P2P1=111，第7位出错，可纠正为0011000，故欲传送的信息为1000。 （5）如接收到的汉明码为1000000， P1=1⊕0⊕0⊕0⊕1=0 P2=0⊕1⊕0⊕0⊕1=0 P3=0⊕0⊕0⊕1=1
P3P2P1=100，第4位出错，可纠正为1001000，故欲传送的信息为0000。 （6）如接收到的汉明码为1110001， P1=1⊕1⊕0⊕1⊕1=0 P2=1⊕1⊕0⊕1⊕1=0 P3=0⊕0⊕1⊕1=0
P3P2P1=000，传送无错，故欲传送的信息为1001。
20. 欲传送的二进制代码为1001101，用奇校验来确定其对应的汉明码，若在第6位出错，说明纠错过程。
解：欲传送的二进制代码为1001101，有效信息位数为n=7位，则汉明校验的校验位为k位，则：2k>=n+k+1，k=4，进行奇校验设校验位为C1C2C3C4，汉明码为C1C2B7C3B6B5B4C4B3B2B1， C1=1⊕B7⊕B6⊕B4⊕B3⊕B1=1⊕1⊕0⊕1⊕1⊕1=1
C2=1⊕B7⊕B5⊕B4⊕B2⊕B1=1⊕1⊕0⊕1⊕0⊕1=0 C3=1⊕B6⊕B5⊕B4=1⊕0⊕0⊕1=0 C4=1⊕B3⊕B2⊕B1=1⊕1⊕0⊕1=1
故传送的汉明码为10100011101，若第6位(B5)出错，即接收的码字为10100111101，则
P1=1⊕C1’⊕B7’⊕B6’⊕B4’⊕B3’⊕B1’=1⊕1⊕1⊕0⊕1⊕1⊕1=0 P2=1⊕C2’⊕B7’⊕B5’⊕B4’⊕B2’⊕B1’=1⊕0⊕1⊕1⊕1⊕0⊕1=1 P3=1⊕C3’⊕B6’⊕B5’⊕B4’=1⊕0⊕0⊕1⊕1=1 P4=1⊕C4’⊕B3’⊕B2’⊕B1’=1⊕1⊕1⊕0⊕1=0
P4P3P2P1=0110说明第6位出错，对第6位取反即完成纠错。
21. 为什么在汉明码纠错过程中，新的检测位P4P2P1的状态即指出了编码中错误的信息位？
答：汉明码属于分组奇偶校验，P4P2P1=000，说明接收方生成的校验位和收到的校验位相同，否则不同说明出错。由于分组时校验位只参加一组奇偶校验，有效信息参加至少两组奇偶校验，若果校验位出错，P4P2P1的某一位将为1，刚好对应位号4、2、1；若果有效信息出错，将引起P4P2P1中至少两位为1，如B1出错，将使P4P1均为1，P2=0,P4P2P1=101,
22. 某机字长16位，常规的存储空间为64K字，若想不改用其他高速的存储芯片，而使访存速度提高到8倍，可采取什么措施？画图说明。
解：若想不改用高速存储芯片，而使访存速度提高到8倍，可采取八体交叉存取
技术，8体交叉访问时序如下图：
启动存储体0启动存储体1启动存储体2启动存储体3启动存储体4启动存储体5启动存储体6启动存储体7单体访存周期
23. 设CPU共有16根地址线，8根数据线，并用M/IO作为访问存储器或I/O的控制信号（高电平为访存，低电平为访I/O），WR（低电平有效）为写命令，
RD（低电平有效）为读命令。设计一个容量为64KB的采用低位交叉编址的8
Ai A0...RAMOECEWE...体并行结构存储器。现有下图所示的存储器芯片和138译码器。Dn D0
画出CPU和存储器芯片（芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用十六进制数表示）。
解：8体低位交叉并行存储器的每个存储体容量为64KB/8=8KB，因此应选择8KBRAM芯片，芯片地址线12根（A0-A12），数据线8根（D0-D7），用138译码器进行存储体的选择。设计如下：
计算机组成原理-第二版-唐朔飞著-课后习题详解
