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基于0.18μm CMOS工艺的锁相环频率综合器设计
作者：马意彭 葛飞翔
来源：《电子技术与软件工程》2018年第12期
摘要 本文设计了一种基于3.3V0.18umCMOS工艺的锁相环频率综合器电路，该电路的压控振荡器部分采用LC型压控振荡器，保证了高谐振频率与低相位噪声。锁相环频率综合器输出频率在0.9GHz-9.2GHz之间，相位噪声为-95dB，锁定时间为6.1 μs，适用于时钟频率在1. 2GHz-9CHz之间的应用场合。
【关键词】锁相环频率综合器电路 LC型压控振荡器 相位噪声
在现代无线通信系统中，稳定的本地震荡源是影响通信效果的重要模块。常见的稳定震荡源是晶体震荡电路，然而晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。锁相环（ Phase Locked Loop）的提出解决了上述问题，并在电子设备中得到了广泛的应用。 随着集成电路工艺的飞速发展，基于CMOS工艺的锁相环频率综合器逐渐成为研究热点。本文设计了一种基于0.18umCMOS工艺的锁相环频率综合器电路，并完成了对该电路进行了仿真分析。 1 电路设计
1.1 锁相环频率综合器的基本结构设计
锁相环电路是一个相位同步的自动控制电路，其基本组成模块包括鉴相鉴频器（ PhaseFrequencyDetector，PFD）、 电荷泵（ChargePump，CP）、环路滤波器（Loop Filter，LPF）、 压控振荡器（Voltage ConrrolledOscillator，VCO） 和分频器（Divider，DIV）。其工作原理如下：首先PFD将参考信号REF与反馈信号FB的频率和相位进行比较，控制CP对LPF进行充放电;LPF可将CP的电流信号转换成电压信号，并产生一个比较稳定的直流电压VC控制VCO的输出频率Fo;Fo经过DIV后参数FB并输入PFD完成循环过程。当FB与REF的相位差不为0时，锁相环由负反馈机制自动调节，直至FB与REF的相位差为0，Ve保持恒定，vco的输出频率稳定。 1.2 PFD、CP与LPF电路设计
鉴相鉴频器通常由两个D触发器和一个与门构成。两触发器的D端接高电平，CLK端分别接参考信号REF端和反馈信号FB端;两个触发器的输出端UP与DOWN均与与门的输入端相连，与门的输出端同时接两触发器的RST端。UP端与DOWN端分别控制CP的充电开关和
基于0.18μm CMOS工艺的锁相环频率综合器设计
