然后，在如图F11所示区域右击鼠标，选择“New Source”选项
F11
选择“Verilog Test Fixture”选项，添加测试文件，在“File Name”栏中为测试文件命名，如“test_Fixture”。一直点击“Next”，直至点击“Finish”完成设置。
initial begin C0 = 0; A = 4'b0001; B = 4'b0100; #100; C0 = 0; A = 4'b0101; B = 4'b1010; #100; C0 = 1; A = 4'b0101; B = 4'b1010; #100; C0 = 0; A = 4'b0001; B = 4'b1111; #100; end
F11
在新建仿真文件后，将文本中Initial Begin和end之间的内容修改为如下内容。
完成文本输入后，在F12所示的界面中，首先在左上区域内选中“test_Fixture”，然后双击左下区域内的“Simulate Behavioral Model”进入仿真界面。仿真界面效果图如图F13所示。
F12
F13
5.锁定引脚
关闭仿真界面，显示如图F14所示界面，首先将工程切换至“Implementation”状态，然后在左上区域内右击鼠标，为工程添加“Implementation Constraints Files”选项。
F14
在“Files Name”选项中命名引脚文件，如“Test_ICF”。
F15
在引脚锁定文件中，输入引脚映射关系。效果如图F16所示。
F16
6.综合文件
选择如图F17所示的test.v文件，然后双击“Synthesize - XST”进行综合。
F17
双击“Implement Design”。
F18
7.生成.bit文件并下载
双击“Generate Programming Files”文件，生成.bit文件。
Xilinx ISE 13.4软件使用方法
