Xilinx ISE 13.4软件使用方法
本章将以实现一个如图所示的4为加法器为例，来介绍Xilinx ISE13.4开发流程，并且最终下载到实验板BASYS2中运行。
A3A2A1A0B3B2B1B0C0S3S2S1S0C14位加法器
1.建立工程
运行Xilinx ISE Design Suite 13.4，初始界面如图F2所示
F1软件初始状态表
选择File->New Project，该对话框显示用向导新建工程所需的步骤。 在Name栏中输入工程名称（注意：以下所有不能含有中文字符或空格），如“test”。在Location栏中选择想要存放的工程位置，如“E:\\code\\Xilinx\\test”。顶层语言选项栏中选择“HDL”语言。设置向导最终设置效果如图F2所示
F2路径信息设置表
点击“Next”，进入芯片型号选择界面。在本界面中，根据BASYS2实验板上的芯片型号进行相关设置，设置效果如图F3所示。
F3芯片信息选择表
点击“Next”，出现如图F4所示工程信息汇总表格。
F4工程信息汇总表
点击“Finish”完成设置。
2新建Verilog文件
在F5所示界面中，如图所示的区域内右击鼠标，选择“New Source”，出现F6对话框。
F5
在File name栏中键入verilog文件的名称，如“test”。
F6
点击“Next”，在本界面中将设置加法器的输入输出引脚数量，如图F1所示的加法器共有A、B、C0、S和C1，5组引脚，其中A、B和S为4位总线形式，因此设置结果如图F7所示。
F7
点击“Next”，出现Verilog新建信息汇总表。
F8
点击“Finish”，完成Verilog新建工作。
3逻辑设计
输入代码
module test( C0, A,B,C1,S ); input C0; input [3:0] A; input [3:0] B; output [3:0] S; output C1; reg[3:0] S; 在输入完成后，双击“Check Syntax”对代码进行语法检测。 reg C1; always @(A or B or C0) begin S = A + B + C0; if(A + B + C0 > 15) C1 = 1; else C1 = 0; end endmodule
F9
4.仿真验证
在完成语法检测模块后，可以根据需要对系统进行仿真测试，下面将详细介绍具体的实验步骤。首先，点击如图F10所示的“Simulation”选项，将当前工程切换至仿真模式下。
F10
Xilinx ISE 13.4软件使用方法
