3P3_TD3NP3_TD3P3P3_TD2N 33P3_TD2P3P3_TD1NP3_TD1P 33P3_TD0N3P3_TD0P 終端電阻 J3DTR1A12345678NC_49.9NC_49.9NC_49.9NC_49.9NC_49.9NC_49.9NC_49.9NC_49.91nFVCC1_8_A0.1uFTXD0PTXD0NTXD1PTXD1NTXD2PTXD2NTXD3PTXD3NMXD0PMXD0NMXD1PMXD1NMXD2PMXD2NMXD3PMXD3N7271706968676665PX3_8PX3_7PX3_5PX3_4PX3_6PX3_3PX3_2PX3_1PX3_1PX3_2PX3_3PX3_4PX3_5PX3_6PX3_7PX3_82526272829303132G12341 OF 45678RJ45_1X4369C140VCT1G4P109LFMVCT164By pass電容 Termination resister Differential pair LAYOUT R99NC_1uFC196R100R93R94R95R96R97NC_1uFC193NC_1uFC194NC_1uFC195R98C139TX+ -訊號線 RX+ -訊號線 RJ45? Transformer Differential pair LAYOUT 11
● MDI:PHY?--?JACK
● MDC,MDIO:MAC?--?PHY?--?CPU ● SGMII,GMII,MII:MAC?--?PHY
● 以上訊號線保持3-W法則，或是空間允許盡量能包gnd，訊號線下的 GND Plan保持完
整;雙面板時也必需保持有完整的Return Path。
● 一般佈線:首先查看一下net的可連通性，根據線路圖及實際情況進行零件調整，使其
更加有利於走線。
● 走線方式:儘量走短線，同一層走線改變方向時，應走斜線(45度)。 ● 多層板走線方向相互垂直,層與層之間偶合面積最小;盡量不要平行走線。 ● 當上下層佈線面積不夠使用時,線必須換至電源層時必須告知硬體工程師哪些傳輸線
會被放置在內層,詢問硬體工程師內層佈線是否影響線阻抗,內層傳輸線因為線阻抗的關係是否要改變綫寬,切記保持地平面要完整,絕對不可在地平面走綫
14. Clock Routing Guideline
CLK25M R648 R354U14AC509246$$$3814.7KA0A1A2A3OEY0Y1Y2Y3VCCGND181614122010OSC_U50R649R6503V3_OSCPHY_CLK3334.7KNCMAC_CLK33MAC_CLK74LVC244A3V3_OSCC5140.1uF1113151719U14BA0A1A2A3OEY0Y1Y2Y3VCCGND97532010CLK-4CLK-3CLK-2CLK-13V3_OSCR358R35933PHY_CLK133PHY_CLK0C51512pFC517C516C51812pF12pFNCR356R3576218_CLKNC33PHY_CLK26218_CLKPHY_CLK2PHY_CLK1PHY_CLK0 74LVC244Az CLK電路應盡量放在PCB中心附近。
● R356.R357.R358.R359.C515.C517.C516.C518必須擺放在靠近U14pin旁邊。 ● MAC CLK. 6218_CLK. PHY_CLK2. PHY_CLK1. PHY_CLK0. CLK25這些訊號線須
Clock Trace Layout在Vcc Plan，包GND，GND Net上必需沿線打VIA
● 所有的CLK Trace儘可能做到不跨越不同的 Vcc Plane
15. OSC & CRYSTAL Guideline
3V3 FBEAD12 C510L710uF 3V3_OSCC51110uFC5120.1uFC5130.01uFU134V1NOSC-25MHZ3CKOSCR3550CLK25M12G2
● OSC電路零件擺放:OSC所需供給的電源為3V3，電源零件擺放順序必須依照
線路圖上的順序放置(C511 C512 C513 L7 C510這些零件禁止放於下層)
● OSC在Layout時必須注意:在零件本體下方沿零件邊緣劃一60-80mils禁止區，
禁止區須禁制所有層面的自動鋪銅進入禁止區內，如下圖(一)
● GND Plan禁止區劃法: 在CLK的pin處留一缺口讓gnd銅箔進入零件下方，
如下圖(二)
圖(一) 圖(二) z CRYSTAL:線路上Y1，C497，C498 必需放置在IC pin旁邊，Trace 越短越好， CRYSTAL零件本體 下方禁止走線或是從pin中間穿線
8051_RESETC49720pFXTL-24MHZR350Y11MC4988051_XTAL220pF8051_RESET8051_XTAL1 X1 X2 13
16. CPU ? RAM?FLASH
z CPU到RAM的走線方式(2種方式): 需依循硬體工程師的需求走綫
1. 所有的控制線與Date線均由CPU拉出到排阻，再由排阻另一端先拉至第一顆RAM再拉出到第二顆RAM
2. 所有的控制線與Date線均由CPU拉出到排阻，在排阻另一端Pin打Via分拉2 條Trace各自到單顆 RAM。
● 控制線與date線整條net上的via不要超過3個via為原則 ● FLASH傳輸線走線盡量短減少VIA
17. General Guidelines –Decoupling Capacitor
● Power : 一般IC都需要有Power才能正常工作，Power通常是接到IC的VCC及Gnd pin
┼ _ 電源 VCC GND IC
● Decoupling電容 : 一般為了讓IC能得到較穩定電源，通常會在VCC pin加Decoupling
電容濾雜訊. Decoupling電容位置越靠近IC越好，太遠則沒有效果
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● Power Trace :Trace寬度依流過電流大小來決定，電流越大線寬越粗，一般小電流線寬
為10-20 mils，大電流理想線寬每1安培40 mils. z .Power Trace太細則易造成Power不好及Drop電壓太大
z .Vref是很重要信號，其電流很小亦受干擾，所以線寬要粗及線距要大，佈線需小心處理 z .一般chips PLL power都會一組L /C Filter，以確保power是否乾淨不被干擾，所以其佈線是很重要， 除了L/C filter需靠近chips端及線寬/線距的規範，還須注意是否有跨不同 power plane的問題。
L /C Filter線
3V3 L23 C623C624 10uF0.1uF
FBEADVDD_PLLC6250.1uFC6260.01uF18.POWER部分
z 一個板子可能會有好幾組用於電壓轉換的PWM ,PWM power用的電感,在底下的ground與
power層最好能挖空,防止power swithing的低頻耦合至系統 z
PWM power用的MOS,在ground pin易忽略via hole數量要足夠
板子在power-in的connector(or dc-jack), 底下的ground與power層最好能挖空 z 每一個PWM power output均會有一些output電容,power trace一定要經過這些電容,再
打via至power plane,這樣做,電容才有作用,且via要視電流大小,盡可能多
z PWM power output很有可能會有一些feedback線路,應該為兩個電阻(1%)作分壓,由output
端拉trace回PWM controller,一定要從output電容後再拉回
z power 或ground plane有可能會被連續的via hole造成plane變窄,甚至割斷,所以要特
別注意,
z power MOSFET盡可能靠近controller, 電感,power MOSFET與Doide盡可能靠近 z ground plane要大於power plane
z 電源要由上層換到下層時,重疊的銅箔部分需增加via,在換層電源處旁間增加一些gnd via
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台湾硬件工程师15年layout资料
