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7.3 需用4片RAM芯片，接线图为：
I/O0 I/O1 I/O2 I/O I/O I/O 1024×1 1024×1 1024×1 R/W CS A9…A0 R/W CS A9…A0 R/W CS A9…A0 ………A0 · · · A9
CS
R/W 7.4
I/O3 I/O 1024×1 R/W CS A9…A0 …
7.5图略
第8章
自 测 题
8.1 解：可编程逻辑器件主要有：PROM、PLA、PAL、GAL、CPLD、FPGA。 可编程逻辑器件是可由用户编程、配置的一类逻辑器件的泛称。可编程逻辑器件实际上是一种将不具有特定逻辑功能的基本逻辑单元集成的通用大规模集成电路，用户可以根据需要对其编程，进而实现所需的逻辑功能。
8.2 解：PAL相对于PROM而言，使用更灵活，且易于完成多种逻辑功能，同时又比PLA工艺简单，易于实现。它采用双极型工艺制作，熔丝编程方式，工作速度较高。它由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路三部分组成。通过对与逻辑阵列编程，可以获得不同形式的组合逻辑函数。另外，在有些型号的PAL器件中，输出电路中设置有触发器和从触发器输出到与逻辑阵列的反馈线，利用这种PAL器件还可以很方便地构成各种时序逻辑电路。
PAL器件的输出电路结构有：专用输出结构、可编程输入/输出结构、寄存器输出结构、异或输出结构、运算选通反馈结构等五种类型。
8.3 解：PAL采用双极型工艺制作，熔丝编程方式，工作速度较高。它由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路三部分组成。通过对与逻辑阵列编程，可以获得不同形式的组合逻辑函数。另外，在有些型号的PAL器件中，输出电路中设置有触发器和从触发器输出到与逻辑阵列的反馈线，利用这种PAL器件还可以很方便地构成各种时序逻辑电路。 GAL是在PAL的基础上发展起来的，它继承了PAL的与-或阵列结构，不同的是它采用了电擦除可编程的E2CMOS工艺制作，有电擦写反复编程的特性。GAL器件具有灵活的输出结构，它的输出端设置了可编程的输出逻辑宏单元(OLMC, Output Logic Macro Cell)，通过编程可以将OLMC设置成不同的输出方式，具有很强的通用性。
8.4 解：GAL采用了电擦除可编程的E2CMOS工艺制作，有电擦写反复编程的特性。 GAL的输出逻辑宏单元能实现专用输入、专用组合、输出反馈组合、输出时序电路组合输出、寄存器输出等逻辑功能。
8.5 解：① 结构差异。CPLD大多是基于乘积项(Product-Term)技术和E2PROM(或Flash)工艺的；FPGA一般是基于查找表(LUT)技术和SRAM工艺的。
② 延迟可预测能力。CPLD的布线结构决定了它的时序延迟是均匀的和可预测的；FPGA的布线结构导致了传输延迟是不相等的、不可预测的，这会给设计工作带来麻烦，也限制了器件的工作速度。
③ 适合场所。虽然CPLD和FPGA的集成度都可达到数十万门，但相比较而言，CPLD更适合于完成各类算法和组合逻辑；而FPGA则更适合于完成时序较多的逻辑电路。换句话说，FPGA更适合于触发器丰富的结构，而CPLD更适合于触发器有限而乘积项丰富的结构。 ④ CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或Flash技术，无需外部存储器芯片，使用简单；而FPGA的编程信息需存放在外部存储器上，使用方法复杂，且FPGA的编程数据存放在EPROM中，读出并送到FPGA的SRAM中，不利于保密。基于SRAM编程的FPGA在系统断电时编程信息会随之丢失，因此每次开始工作时都要重新装载编程数据。
⑤ 在编程上，FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程；FPGA主要通过改变内部连线的布线来编程。FPGA在逻辑门下编程；而CPLD在逻辑块下编程。
⑥ 一般情况下，CPLD的功耗要比FPGA的大，且集成度越高越明显。 习 题
8.1 解：可编程逻辑器件的发展经历了以下过程：PROM→PLA→PAL→GAL→CPLD→FPGA。第7章讲述的PROM就是一种PLD器件，PROM之后产生了可编程逻辑阵列(PLA, Programmable Logic Array)、可编程阵列逻辑(PAL, Programmable Array Logic)、通用阵列逻辑(GAL, Generic Array Logic)、复杂可编程逻辑器件(CPLD, Complex Programmable Logic Device)和现场可编程门阵列(FPGA, Field Programmable Gate Array)等几种类型。
8.2 解：
8.3 解：在结构上，它包括宏单元(Macrocell)、逻辑阵列块(LAB, Logic Array Block)、扩展乘积项(EPT, Expender Product Term)、可编程连线阵列(PIA, Programmable Interconnect Array)和I/O控制块(I/O Control Block)等几部分。
宏单元是CPLD的基本结构，由它来实现基本的逻辑功能。每个LAB中包含16个宏单元，其中每个宏单元有一个可编程的与阵列、一个固定的或阵列以及一个可编程的寄存器。各逻辑阵列块LAB之间通过可编程连线阵列PIA连接进行信号传递。I/O控制块负责输入、输出的电气特性控制，比如可以设定集电极开路输出、三态输出等。
8.4 解：FLEX 10K系列在结构上包括嵌入式阵列块(EAB, Embedded Array Block)、逻辑阵列块(LAB)、快速通道(Fast Track)互连和输入/输出单元(IOE, In-Out Element)四部分。
EAB是一种输入、输出端带有寄存器的非常灵活的RAM，它既可以作为存储器使用，也可以用来实现逻辑功能。EAB用来实现逻辑功能时，每个EAB可相当于大约100～300个等效门，能方便地构成乘法器、加法器、纠错电路等模块，并由这些功能模块可以进一步构成诸如数字滤波器、微控制器等系统。逻辑功能通过配置时，编程EAB为只读模型，生成一个大的查找表LUT来实现。在这个LUT中，组合功能是通过查找表而不是通过运算来完成
的，其速度比用常规逻辑运算实现时更快，且这一优势因EAB的快速访问而得到了进一步加强。
8.5 解：FLEX 10K系列器件中哪个是易失性的。
第9章
自测题 9.1 判断题
1. √ 2. × 3. √ 4. √ 5. √ 6. √ 7. × 8. √ 9. √ 10√ 9.2 选择题
1．C D 2．B 3．C 4．A 5．D 6．B 7．B 8．A 9.3 填空题
1．采样 保持 量化 编码 2．转换精度 转换时间（转换率） 习题
89.1 解：最小模拟输出电压5/2?0.0195V?19.5mV，分辨率1/(2?1)?0.00392。
89.2解：11位。 9.3解：9位。 9.4解：-5.469V。 9.5解：Rf?10k?。
9.6解：重复周期10.24ms，输出波形略。
9.7解：采样 保持 量化 编码，采样信号的最低频率10kHz。 9.8解：d2d1d0?111。
9.9解：(1)0110111010 (2)0.024ms。
9.10解： uI和UREF极性相同，即uI和-UREF极性相反，且满足uI?UREF。如果uI?UREF，不能完成模数转换，因为反向积分过程中计数器将产生溢出，产生错误结果。
9.11解：(1)应选择10位的A/D转换器
(2) 如果uI?UREF，反向积分过程中计数器将产生溢出，产生错误结果。
数字电子技术基础习题答案
