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《Verilog HDL数字集成电路设计原理与应用》上机作业
班级：******* 学号：******* 姓名：*******
题目1：数字集成电路的verilog HDL描述与仿真。 要求：（1）学习使用Modelsim设计和仿真软件； （2）练习教材7.2.1中的例子；
（3）掌握设计代码和测试代码的编写； （4）掌握测试仿真流程；
（5）掌握Modelsim软件的波形验证方式。
解答：
题目2： 简述begin-end语句块和fork-join语句块的区别，并写出下面信号对应的程序代码
AB01020304050ns
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解答：
（1）begin-end语句块和fork-join语句块的区别：
1、执行顺序：begin-end语句块按照语句顺序执行，fork-join语句块所有语句均在同一时刻执行；
2、语句前面延迟时间的意义：begin-end语句块为相对于前一条语句执行结束的时间，fork-join语句块为相对于并行语句块启动的时间；
3、起始时间：begin-end语句块为首句开始执行的时间，fork-join语句块为转入并行语句块的时间；
4、结束时间：begin-end语句块为最后一条语句执行结束的时间，fork-join语句块为执行时间最长的那条语句执行结束的时间；
5、行为描述的意义：begin-end语句块为电路中的数据在时钟及控制信号的作用下，沿数据通道中各级寄存器之间的传送过程。fork-join语句块为电路上电后，各电路模块同时开始工作的过程。
（2）程序代码： Begin-end语句：
module initial_tb1； reg A,B; initial begin
A=0;B=1; #10 A=1;B=0; #10 B=1; #10 A=0; #10 B=0; #10 A=1;B=1; end endmodule
Frk-join语句： module wave_tb2; reg A,B;
parameter T=10; initial fork
A=0;B=1; #T A=1;B=0; #(2*T) B=1; #(3*T) A=0; #(4*T) B=0;
#(5*T) A=1;B=1; join
endmodule
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题目3. 分别用阻塞和非阻塞赋值语句描述如下图所示移位寄存器的电路图。
out0dinout1out2out3DQDQDQDQclk
解答：
（1）阻塞赋值语句
module block2(din,clk,out0,out1,out2,out3); input din,clk;
output out0,out1,out2,out3; reg out0,out1,out2,out3; always@(posedge clk) begin out0=din; out1=out0; out2=out1; out3=out2; end
endmodule
（2）非阻塞赋值语句
module non_block1 (din,clk,out0,out1,out2,out3); input din,clk;
output out0,out1,out2,out3; reg out0,out1,out2,out3; always@(posedge clk) begin out0<=din; out1<=out0; out2<=out1; out3<=out2; end endmodule
题目4：设计16位同步计数器
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要求：（1）分析16位同步计数器结构和电路特点； （2）用硬件描述语言进行设计； （3）编写测试仿真并进行仿真。
解答：
（1）电路特点：同步计数器的时间信号是同步的；每当到达最高计数后就会重新计数。 （2）程序代码：
module comp_16 (count, clk, rst ); output [15:0] count; input clk,rst; reg [15:0] count;
always @ (posedge clk)
if (rst) count<=16'b0000000000000000; else
if (count==16'b1111111111111111) count<=16'b0000000000000000; else
count<=count+1; endmodule
（3）仿真代码： module comp_16_tb; wire [15:0] count; reg clk,rst;
comp_16 U1 (count, clk, rst ); always #1 clk=~clk; initial begin
clk=0;rst=0; #1 rst=1; #10 rst=0; #10 rst=1; #10 rst=0;
#99999 $finish; end
endmodule
题目5. 试用Verilog HDL门级描述方式描述如下图所示的电路。
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D3D2D1D0S2S1T3T2T1T0Z
解答：
module zy(D0,D1,D2,D3,S1,S2,T0,T1,T2,T3,Z); output Z;
input D0,D1,D2,D3,S1,S2; wire T0,T1,T2,T3,wire1,wire2; not U1(wire1,S1), U2(wire2,S2);
and U3(T0,D0,wire2,wire1), U4(T1,D1,S1,wire1), U5(T2,D2,S1,wire2), U6(T3,D3,S1,S2); or U7(Z,T0,T1,T2,T3,); endmodule
题目6. 试用查找真值表的方式实现真值表中的加法器，写出Verilog HDL代码： Cin 0 0 0 ain 0 0 1 bin 0 1 0 sum 0 1 1 Cout 0 0 0
蔡觉平老师西电Verilog HDL上机大作业(硬件描述语言)_微电子学院
